專利名稱：：一種二維小波變換集成電路結構的制作方法
技術領域：
：本實用新型屬于超大規(guī)模集成電路設計技術和圖像處理、圖像壓縮處理技術中的小波變換領域，具體涉及一種二維小波變換集成電路結構。
背景技術：
：小波變換最成功的應用領域是圖像壓縮。小波變換理論和算法明確地提出了一些有啟發(fā)意義的思想，一個關鍵的思想是多分辨率分解，這個思想很好的利用在小波圖像編碼的研究中。小波圖像壓縮的研究表明，現(xiàn)代應用所需要的許多特征如多分辨率、多層質量控制、嵌入式碼流等與小波圖像編碼結構非常自然的融合在一起，在較大壓縮比下，小波圖像壓縮的重構質量也明顯好于DCT變換方法。傳統(tǒng)的基于巻積的小波變換計算復雜性比較高，而且需要較多的內存容量。提升方案是一種新的構造小波變換的方法，提升的小波又稱為第二代小波，它能被用來構造第一代小波，并且得到一種快速的具有原位計算特性的小波變換。現(xiàn)有二維小波變換的VLSI結構主要包括基于塊的行列分解結構和基于線掃的直接型結構?；趬K的行列分解結構見KishoreAndra,ChaitaliChakrabarti.AVLSIarchitectureforlifting-basedforwardandinversewavelettransform[J].IEEETransOnSignalProcessing,2002,50(4):966-977.首先對圖像的行(列)進行濾波變換，把處理的中間結果存儲在中間緩沖存儲器中，然后進行列(行)濾波變換，對于NXN的圖像，大約需要NZ的存儲空間。這種結構的優(yōu)點是控制簡單，但是最大缺點是需要一個大規(guī)模的中間數(shù)據(jù)緩沖存儲器，另外，也具有較高的計算復雜度和長的系統(tǒng)輸出延時?；诰€掃的直接型結構見Cheng-YiXiong,Jin-WenTian,JianLiu，"EfficientHigh-Speed/Low-PowerLine-BasedArchitecturesforTwo-DimensionalDiscreteWaveletTransformUsingLiftingScheme,"IEEETrans,onCircuitsandSystemsforVideoTechnology,2006,16(2):309-316.無需中間的緩沖存儲器，行列濾波變換并行實現(xiàn)，因此具有較強的數(shù)據(jù)處理能力和較少的輸出延時，缺點是結構的設計復雜度較高。
發(fā)明內容本實用新型提供一種二維小波變換集成電路結構，目的在于提高整個變換電路結構的響應速度和輸出速率。本實用新型的一種二維小波變換集成電路結構，包括串并轉換電路、一維行濾波電路和一維列濾波電路，其特征在于串并轉換電路將輸入的四個圖像數(shù)據(jù)，按照串行輸入方式，轉換為四個并行的輸入數(shù)據(jù)送到一維行濾波電路進行一維行變換；一維行濾波電路是四輸入/四輸出電路，在單位內部時鐘周期內輸出四個行濾波系數(shù)到兩個一維列濾波電路進行列濾波運算；一維列濾波電路是二輸入/二輸出電路，兩個一維列濾波電路完成整個列濾波運算并輸出結果。所述的二維小波變換集成電路結構，其特征在于，所述串并轉換電路由四個串聯(lián)的移位寄存器組成，各個移位寄存器的輸出構成同一行相鄰的四個數(shù)據(jù)，分別對應連接到一維行濾波電路的四個輸入端，完成數(shù)據(jù)的串/并轉換；所述串并轉換電路輸出的內部時鐘頻率為輸入時鐘頻率的1/4。所述的二維小波變換集成電路結構，其特征在于，所述一維行濾波電路由第一、第二兩個相同的提升單元串聯(lián)構成；所述第一、第二提升單元是四輸入/四輸出結構，包括四個運算模塊和五個延時寄存器，所述串并轉換電路輸出的第一個數(shù)據(jù)經(jīng)第一延時寄存器送入第一、第三運算模塊；所述串并轉換電路輸出的第二個數(shù)據(jù)經(jīng)第二延時寄存器送入第一運算模塊；所述串并轉換電路輸出的第三個數(shù)據(jù)經(jīng)第三延時寄存器送入第一、第二和第四運算模塊；所述串并轉換電路輸出的第四個數(shù)據(jù)經(jīng)第四延時寄存器送入第二運算模塊，所述串并轉換電路輸出的第一個數(shù)據(jù)直接送入第二運算模塊；第三運算模塊輸出作為本提升單元第一輸出端；第一運算模塊輸出到第三、第四運算模塊并作為本提升單元第二輸出端；第四運算模塊輸出作為本提升單元第三輸出端；第二運算模塊輸出經(jīng)第五延時寄存器送入第三運算模塊、第二運算模塊輸出到第四運算模塊并作為本提升單元第四輸出端。所述的二維小波變換集成電路結構，其特征在于，所述一維列濾波電路由數(shù)據(jù)交織單元和列濾波運算單元串聯(lián)構成，所述數(shù)據(jù)交織單元包括第一、第二移位寄存器陣列和第一、第二選擇器，第一移位寄存器陣列輸入一維行濾波電路第二、第四輸出結果，輸出至第一、第二選擇器；一維行濾波電路第一、第三輸出結果同時輸出至第一、第二選擇器；第一選擇器輸出為數(shù)據(jù)交織單元第一輸出端；第二選擇器輸出至第二移位寄存器陣列，第二移位寄存器陣列輸出為數(shù)據(jù)交織單元第二輸出端；所述第一、第二移位寄存器陣列由N/4個移位寄存器串聯(lián)構成，N為圖像的長度，在每個內部時鐘周期，數(shù)據(jù)交織單元輸出兩個數(shù)據(jù)到列濾波運算單元；所述列濾波運算單元包括四個運算模塊、四個移位寄存器陣列、兩個乘法器和兩個選擇器；數(shù)據(jù)交織單元第一輸出端輸出至第三移位寄存器陣列和第五運算模塊，數(shù)據(jù)交織單元第二輸出端輸出至第五運算模塊，第三移位寄存器陣列輸出至第五運算模塊和第六運算模塊；第五運算模塊輸出至第四移位寄存器陣列和第六運算模塊；第四移位寄存器陣列輸出至第六運算模塊和第七運算模塊；第六運算模塊輸出至第五移位寄存器陣列和第七運算模塊；第五移位寄存器陣列輸出至第七運算模塊和第八運算模塊；第七運算模塊輸出至第六移位寄存器陣列和第八運算模塊；第六移位寄存器陣列輸出至第八運算模塊和第二乘法器，第三、第四選擇器輸入端分別為四個不同的提升系數(shù)；第三選擇器輸出至第一乘法器，與第八運算模塊輸出相乘后輸出；第四選擇器輸出至第二乘法器，與第六移位寄存器陣列輸出相乘后輸出；所述第三第六移位寄存器陣列由N/2個移位寄存器串聯(lián)構成，N為圖像的長度。所述的二維小波變換集成電路結構，其特征在于，所述第一第八運算模塊為三輸入/一輸出結構，由兩個加法器和一個乘法器組成，第一和第三輸入端的輸入在第一加法器中相加，結果與小波運算的提升系數(shù)在乘法器中相乘；相乘結果在第二加法器中與第二輸入端的輸入相加后輸出。本實用新型采取了一種基于串行的四輸入/四輸出直接型結構，行列濾波同時運行，對于NXN的圖像，分解一級需要0(N"4)時鐘周期；采用時分復用的方法，能夠有效的減少硬件資源。同時，提出了一種列并行提升的結構，使得兩個相鄰列的數(shù)據(jù)可以共用一個相同的列濾波運算模塊來實現(xiàn)。本實用新型在小波濾波器的選擇上，采用了JPEG2000中的CDF小波濾波器，但本實用新型的結構對其他小波濾波器均適用。本實用新型與傳統(tǒng)的方法相比，消耗較短的計算時間，較少的內部存儲器和較短的輸出延時，具有系統(tǒng)響應快，輸出速率高等特點，適應于高速運算等應用場合。圖l為本實用新型結構框圖；圖2為串并轉換電路系統(tǒng)框圖；圖3(a)為一維行濾波電路的系統(tǒng)框圖；圖3(b)為提升單元的結構框圖；圖3(c)為運算模塊的系統(tǒng)框圖；圖3(d)為一維行濾波電路的輸出方式；圖4為一維列濾波電路的系統(tǒng)框圖；圖5(a)為數(shù)據(jù)交織單元結構框圖；圖5(b)為列濾波運算單元結構框圖。具體實施方式以下結合附圖和實施實例對本實用新型進行詳細說明。圖1為本實用新型結構框圖，包括串并轉換電路、一維行濾波電路和一維列濾波電路；在許多應用中，數(shù)據(jù)是按照串行方式，一行行從左至右送入系統(tǒng)進行處理。為了能并行處理輸入的圖像數(shù)據(jù)，我們首先將其送到串并轉換電路，從而使得同一行相鄰四個數(shù)據(jù)具有并行性。因此，串并轉換電路的輸出頻率(內部時鐘頻率)為輸入頻率的1/4。一維行濾波電路同時處理四個輸入數(shù)據(jù)，在單位內部時鐘周期內，可完成一維行小波變換，輸出四個行變換小波系數(shù)。一維行濾波電路是一個四輸入/四輸出的系統(tǒng)，在圖1中，X[4n]，X[4n+1]，X[4n+2]和X[4n+3]表示一維行濾波電路的輸入數(shù)據(jù)，為圖像同一行的四個相鄰數(shù)據(jù)，DR1，DR2，DR3和DR4代表了一維行濾波電路的輸出，為圖像同一行的四個相鄰行濾波系數(shù)。在二維小波變換結構中，列濾波過程需要對行濾波的結果按照列的方向進行一次濾波運算，因此，在傳統(tǒng)的方法中，需要對行濾波的結果進行緩存。本實用新型采取了行列濾波直接實現(xiàn)的方法，可以有效地減少中間存儲資源。一維列濾波電路是一個兩輸入/兩輸出結構，在每個內部時鐘周期，可以接收兩個相鄰行濾波系數(shù)的輸入。因此，需要采用兩個一維列濾波電路來完成整個列濾波運算。在每個一維列濾波電路中，輸入數(shù)據(jù)是相鄰列的兩個數(shù)據(jù)，而不是相鄰行的兩個數(shù)據(jù)。而一維列濾波電路是對同一列上的數(shù)據(jù)進行濾波運算，因此，在常規(guī)方法中，需要使用兩個一維列濾波電路來完成相鄰兩列的列濾波運算，此時需要較多的硬件資源。為了解決上述問題，本文提出了一種列并行提升的結構。在該方法中，通過采用時分復用技術，使得一個一維列濾波電路可以完成相鄰列的列濾波運算，可有效地節(jié)省所需的硬件資源。在下文中，將給出各具體模塊的設計細節(jié)。串并轉換電路的系統(tǒng)框圖如圖2所示。為了能在一個內部時鐘周期內輸入四個相鄰行的數(shù)據(jù)到一維行濾波電路，因此需要使用四個移位寄存器來緩存中間數(shù)據(jù)。輸入時鐘頻率(fs)與內部時鐘頻率(fm)具有如下對應關系fs=4fm。輸入數(shù)據(jù)按行掃方式輸入到移位寄存器，每隔四個輸入時鐘周期，取出移位寄存器中的數(shù)據(jù)送入到一維行濾波電路進行運算，因此，在每個內部時鐘周期內，串并轉換電路輸出四個數(shù)據(jù)到后面的處理單元中。一維行濾波電路的系統(tǒng)框圖如圖3(a)所示，第一提升單元和第二提升單元實現(xiàn)了基本的提升過程，兩者具有相同的結構。為了節(jié)省硬件資源，縮放運算放到一維列濾波電路一起實現(xiàn)。第一提升單元的結構框圖如圖3(b)所示，該電路是一個四輸入/四輸出的結構。aD5為第一第五延時寄存器，P&PE4為第一第四運算單元。PEiPE4是三輸入/一輸出的結構，主要完成一個相應的加-乘-加操作，其結構框圖如圖3(c)所示，由兩個加法器和一個乘法器組成，第一和第三輸入端的輸入在第一加法器中相加，結果與小波運算的提升系數(shù)在乘法器中相乘；相乘結果在第二加法器中與第二輸入端的輸入相加后輸出。L代表了不同的提升系數(shù)，在具體模塊里面其值略有差別。在具體實現(xiàn)的過程中，還可以在每個處理單元后面加入流水線寄存器來減小關鍵路徑延時和提高系統(tǒng)運行速度。在整個行濾波單元所使用到的加法器數(shù)目為16，乘法器數(shù)目為8。一維行濾波電路的輸出方式是以四個相鄰行數(shù)據(jù)為一組，從左至右依次輸出，其掃描順序如圖3(d)所示。因此，輸出一行數(shù)據(jù)的時間為N/4內部單位時鐘周期，N代表了圖像的寬度。一維列濾波電路結構框圖如圖4所示，其包括數(shù)據(jù)交織單元和列濾波運算單元。在一維列濾波電路的設計中，由于兩個輸入數(shù)據(jù)不是同一列的相鄰數(shù)據(jù)，因此，無法直接映射該結構。為了能有效的節(jié)省硬件資源，本文采取了列濾波運算模塊復用的方法。在該結構中，兩個相鄰列的數(shù)據(jù)可以共用一個相同的列濾波運算模塊來實現(xiàn)。它主要由數(shù)據(jù)交織單元和列濾波運算模塊構成。數(shù)據(jù)交織單元如圖5(a)所示，數(shù)據(jù)交織單元包括第一移位寄存器陣列DU1、第二移位寄存器陣列DU2和第一選擇器MUX1、第二選擇器MUX2，其主要完成的功能是將相鄰列的數(shù)據(jù)錯開，實現(xiàn)數(shù)據(jù)交織，第一移位寄存器陣列DU1和第二移位寄存器陣列DU2均由N/4個移位寄存器串聯(lián)構成。列濾波運算單元如圖5(b)所示；列濾波運算單元包括4個移位寄存器陣列，4個運算單元，2個乘法器和2個選擇器，第三第六移位寄存器陣列DU3DU6，其長度為N/2;第五第八運算單元PEsPEs;第一乘法器，第二乘法器，第三選擇器MUX3，第四選擇器MUX4。列濾波運算單元主要實現(xiàn)一維列濾波運算，KQQ，KQ1，K,o和Ku的值分別為Ko2，1，1，1/K02，Ko為提升運算中的縮放系數(shù)。下面給出列濾波單元的實現(xiàn)流程首先將兩個不同列的數(shù)據(jù)送到數(shù)據(jù)交織單元中，為了便于描述，將奇數(shù)列的數(shù)據(jù)記為Dal[n]，偶數(shù)列的數(shù)據(jù)記為Da2[n]。從上面行濾波單元的輸出掃描結果可知，同一列相鄰行數(shù)據(jù)的間隔周期為N/4單位時鐘周期。類似的偶數(shù)列-偶數(shù)行的數(shù)據(jù)可記為Dal[2n]，偶數(shù)列-奇數(shù)行的數(shù)據(jù)記為Dal[2n+l]，奇數(shù)列-偶數(shù)行的數(shù)據(jù)記為Da2[2n]，奇數(shù)歹U-奇數(shù)行的數(shù)據(jù)記為Da2[2n+l]。在第一個N/4時鐘周期內，Dal[2n]被MUX4選中；在第二個N/4時鐘周期內，Da2[2n]被MUX4選中，Dal[2n+1]被MUX3選中；在第三個N/4時鐘周期內，Dal[2n]被MUX4選中，Da2[2n+1]被MUX3選中；在以后的時鐘周期內，如此過程交替反復即可完成數(shù)據(jù)交織功能。此時，將數(shù)據(jù)交織單元的輸出結果輸出到列濾波運算單元中，即可實現(xiàn)列并行提升運算。對于縮放運算，本文將之合并到一起來實現(xiàn)。根據(jù)對輸入數(shù)據(jù)的選擇，兩個選擇器選擇不同的縮放因子進行運算，得到最終結果。整個系統(tǒng)的輸出延時為2xN/2-N。為了對本實用新型提出的結構進行有效評估，將其與其他類似結構進行了比較。評判依據(jù)主要包括硬件資源，計算時間，輸出延時和所需內部存儲器資源。在本實用新型結構中，所使用到的乘法器數(shù)目為18，加法器的數(shù)目為32。本實用新型采用的是四輸入/四輸出結構，在每個單位內部時鐘周期可以輸出四個數(shù)據(jù)，因此，該結構的計算時間為N"4單位時鐘周期。行濾波單元的輸出延時比較小，所以，輸出延時近似的等于列濾波單元的輸出延時，即N單位時鐘周期。所需的存儲器資源數(shù)目為5x2xN/2=5N。表l是不同結構的比較結果。表l不同結構的性能比較結果<table>tableseeoriginaldocumentpage12</column></row><table>Wu[l]見P.WuandL.Chen,"Anefficientarchitecturefortwo-dimensionaldiscretewavelettransform,，，IEEETrans,onCircuitsandSystemsforVideoTechnology,2001，11(4):536-545.Andra[2]見KishoreAndra，ChaitaliChakrabaxti.AVLSIarchitectureforlifting-basedforwardandinversewavelettransform[J].IEEETrans,onSignalProcessing，2002,50(4):966-977.Liao[3;i見H.Liao，M.K.Mandal，andB.F.Cockb歸，"Efficientarchitecturesforl-Dand2-Dlifting-basedwavelettransforms,，，IEEETrans,onSignalProcessing.2004，52(5):1315-1326.Barua[4]見S.Barua,J.E.Carletta,K.A.Kotteri，A.E.Bell,"Anefficientarchitectureforlifting-basedtwo-dimensionaldiscretewavelettransform,，，Integration,theVLSIjournal.2005，38(3):341-352.Xiong[5]見Cheng-YiXiong，Jin-WenTian,JianLiu，"EfficientHigh-Speed/Low-PowerLine-BasedArchitecturesforTwo-DimensionalDiscreteWaveletTransformUsingLiftingScheme,，，IEEETrans,onCircuitsandSystemsforVideoTechnology,2006,16(2):309-316.從表l可以看出，在相同的內部時鐘頻率下；本實用新型與xiong的結構在計算時間上相同，相對于Wu和Liao結構減少了50Q/。，相對于Andra和Barua結構減少了75。/。；在內部存儲器的使用上，相對于Xiong和Liao結構減少了9%，相對于Barua結構減少了28.6M，相對于Wu結構減少了44.4c/0，相對于Andra結構減少了l-5/N(當N很大時，接近于100%);在系統(tǒng)輸出延時的數(shù)目上，相對于Xiong的結構減少了27.3Q/。，相對于Liao的結構減少了50%，相對于Wu的結構減少了7515/。，相對于Barua的結構減少了85.7%，相對于Andra的結構減少了l-2/N(當N很大時接近于100y。)。在硬件資源的使用上，與Xiong的結構相同，乘法器數(shù)目相對于Barua和Liao的結構增加了50%，相當于Andra的結構增加了200y。，相對于Wu的結構減少了43.8%，加法器數(shù)目與Wu和Xiong的結構相同，相對于Barua和Liao的結構增加了100%，相對于Andra的結構增加了300。/。。從上述分析可以看出，Andm的結構使用了最少的硬件資源，但是需要消耗最長的計算時間，最多的內部存儲器資源和最長的輸出延時；本實用新型的結構使用的硬件資源適中，但是需要要消耗最短的計算時間，最少的內部存儲器和最短的輸出延時。因此，本實用新型具有系統(tǒng)響應快，輸出速率高等特點，適應于高速運算等應用場合。權利要求1.一種二維小波變換集成電路結構，包括串并轉換電路、一維行濾波電路和一維列濾波電路，其特征在于串并轉換電路將輸入的四個圖像數(shù)據(jù)，按照串行輸入方式，轉換為四個并行的輸入數(shù)據(jù)送到一維行濾波電路進行一維行變換；一維行濾波電路是四輸入/四輸出電路，在單位內部時鐘周期內輸出四個行濾波系數(shù)到兩個一維列濾波電路進行列濾波運算；一維列濾波電路是二輸入/二輸出電路，兩個一維列濾波電路完成整個列濾波運算并輸出結果。2.如權利要求l所述的二維小波變換集成電路結構，其特征在于，所述串并轉換電路由四個串聯(lián)的移位寄存器組成，各個移位寄存器的輸出構成同一行相鄰的四個數(shù)據(jù)，分別對應連接到一維行濾波電路的四個輸入端，完成數(shù)據(jù)的串/并轉換；所述串并轉換電路輸出的內部時鐘頻率為輸入時鐘頻率的1/4。3.如權利要求1或2所述的二維小波變換集成電路結構，其特征在于，所述一維行濾波電路由第一、第二兩個相同的提升單元串聯(lián)構成；所述第一、第二提升單元是四輸入/四輸出結構，包括四個運算模塊和五個延時寄存器，所述串并轉換電路輸出的第一個數(shù)據(jù)經(jīng)第一延時寄存器送入第一、第三運算模塊；所述串并轉換電路輸出的第二個數(shù)據(jù)經(jīng)第二延時寄存器送入第一運算模塊；所述串并轉換電路輸出的第三個數(shù)據(jù)經(jīng)第三延時寄存器送入第一、第二和第四運算模塊；所述串并轉換電路輸出的第四個數(shù)據(jù)經(jīng)第四延時寄存器送入第二運算模塊，所述串并轉換電路輸出的第一個數(shù)據(jù)直接送入第二運算模塊；第三運算模塊輸出作為本提升單元第一輸出端；第一運算模塊輸出到第三、第四運算模塊并作為本提升單元第二輸出端；第四運算模塊輸出作為本提升單元第三輸出端；第二運算模塊輸出經(jīng)第五延時寄存器送入第三運算模塊、第二運算模塊輸出到第四運算模塊并作為本提升單元第四輸出端。4.如權利要求3所述的二維小波變換集成電路結構，其特征在于，所述一維列濾波電路由數(shù)據(jù)交織單元和列濾波運算單元串聯(lián)構成，所述數(shù)據(jù)交織單元包括第一、第二移位寄存器陣列和第一、第二選擇器，第一移位寄存器陣列輸入一維行濾波電路第二、第四輸出結果，輸出至第一、第二選擇器；一維行濾波電路第一、第三輸出結果同時輸出至第一、第二選擇器；第一選擇器輸出為數(shù)據(jù)交織單元第一輸出端；第二選擇器輸出至第二移位寄存器陣列，第二移位寄存器陣列輸出為數(shù)據(jù)交織單元第二輸出端；所述第一、第二移位寄存器陣列由N/4個移位寄存器串聯(lián)構成，N為圖像的長度，在每個內部時鐘周期，數(shù)據(jù)交織單元輸出兩個數(shù)據(jù)到列濾波運算單元；所述列濾波運算單元包括四個運算模塊、四個移位寄存器陣列、兩個乘法器和兩個選擇器；數(shù)據(jù)交織單元第一輸出端輸出至第三移位寄存器陣列和第五運算模塊，數(shù)據(jù)交織單元第二輸出端輸出至第五運算模塊，第三移位寄存器陣列輸出至第五運算模塊和第六運算模塊；第五運算模塊輸出至第四移位寄存器陣列和第六運算模塊；第四移位寄存器陣列輸出至第六運算模塊和第七運算模塊；第六運算模塊輸出至第五移位寄存器陣列和第七運算模塊；第五移位寄存器陣列輸出至第七運算模塊和第八運算模塊；第七運算模塊輸出至第六移位寄存器陣列和第八運算模塊；第六移位寄存器陣列輸出至第八運算模塊和第二乘法器，第三、第四選擇器輸入端分別為四個不同的提升系數(shù)；第三選擇器輸出至第一乘法器，與第八運算模塊輸出相乘后輸出；第四選擇器輸出至第二乘法器，與第六移位寄存器陣列輸出相乘后輸出；所述第三第六移位寄存器陣列由N/2個移位寄存器串聯(lián)構成，N為圖像的長度。5.如權利要求4所述的二維小波變換集成電路結構，其特征在于，所述第一第八運算模塊為三輸入/一輸出結構，由兩個加法器和一個乘法器組成，第一和第三輸入端的輸入在第一加法器中相加，結果與小波運算的提升系數(shù)在乘法器中相乘；相乘結果在第二加法器中與第二輸入端的輸入相加后輸出。專利摘要一種二維小波變換集成電路結構，屬于超大規(guī)模集成電路設計技術和圖像處理、圖像壓縮處理技術中的小波變換領域，目的在于提高整個變換電路結構的響應速度和輸出速率。本實用新型包括串并轉換電路、一維行濾波電路和一維列濾波電路，串并轉換電路將輸入的圖像數(shù)據(jù)，轉換為并行數(shù)據(jù)送到一維行濾波電路；一維行濾波電路在單位內部時鐘周期內輸出四個行濾波系數(shù)到兩個一維列濾波電路；兩個一維列濾波電路完成整個列濾波運算并輸出結果。本實用新型與傳統(tǒng)的方法相比，消耗較短的計算時間，較少的內部存儲器和較短的輸出延時，具有系統(tǒng)響應快，輸出速率高等特點，適應于高速運算等應用場合。文檔編號H04N7/26GK201111042SQ20072008883公開日2008年9月3日申請日期2007年12月7日優(yōu)先權日2007年12月7日發(fā)明者昕田,田金文,譚毅華申請人:華中科技大學