專利名稱：一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高速差分信號傳輸領(lǐng)域，特別是能抑制信號過沖現(xiàn)象，并消除了拐 點的一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路。
背景技術(shù)：
隨著科學(xué)技術(shù)的發(fā)展，在數(shù)據(jù)傳送領(lǐng)域，傳統(tǒng)的數(shù)據(jù)傳輸速率已經(jīng)不滿足需 要，幾百Mb/s甚至幾Gb/s的高速數(shù)據(jù)傳輸?shù)玫皆絹碓綇V泛的應(yīng)用。
高速數(shù)據(jù)傳輸對傳輸數(shù)據(jù)的有效性提出了挑戰(zhàn)。傳統(tǒng)的高速數(shù)據(jù)傳輸存在兩大
技術(shù)問題信號過沖現(xiàn)象和上升/下降時間控制的難度。 一般的電流分段電路可以
解決這兩個問題，但會不可避免地帶來新的問題，即存在的拐點會影響數(shù)據(jù)恢復(fù)的 準(zhǔn)確性。
傳統(tǒng)的高速數(shù)據(jù)傳輸是基于RC充放電控制的原理來實現(xiàn)的，即通過RC分別控 制兩路數(shù)據(jù)線的開關(guān)管柵極，對柵極進行充放電來控制高速數(shù)據(jù)的上升時間和下降 時間。這種技術(shù)受RC充放電原理所限，會造成數(shù)據(jù)上升和下降過程的過沖現(xiàn)象，并 且不容易控制上升時間和下降時間。
如圖1所示，傳統(tǒng)的RC充放電控制原理圖， 一般實現(xiàn)是將輸入連接一定阻值的 傳輸管，后接入作為控制開關(guān)的M0S管(S1和S2)的柵極，這樣形成的RC結(jié)構(gòu)響應(yīng) 輸入下降沿為柵極電壓放電過程，響應(yīng)輸入上升沿為一個柵極電壓充電過程。由于 RC結(jié)構(gòu)的負(fù)指數(shù)特性，柵極電壓的變化分為一個快過程和一個慢過程，在快過程 中，由于大電流充電，數(shù)據(jù)線(輸出)被很快充至較高值，這樣在慢過程中，開關(guān)管 將會一度抬升數(shù)據(jù)線電壓值來滿足控制信號的繼續(xù)變化，這被解釋為信號過沖現(xiàn) 象。同時，由于RC結(jié)構(gòu)的負(fù)指數(shù)特性，數(shù)據(jù)上升/下降時間的控制將面臨很大的困 難。
為了解決傳統(tǒng)高速數(shù)據(jù)傳輸出現(xiàn)的問題，引入了電流分段結(jié)構(gòu)，分段原理是 對RC變化較快的部分用小電流充電，對RC變化較緩部分用大電流充電，這樣會抑 制信號過沖現(xiàn)象，并且使上升時間和下降時間容易控制。但是,一般的電流分段電 路由于電流的不連續(xù)，會在數(shù)據(jù)上升或下降過程中出現(xiàn)拐點，拐點的存在會極大地 影響數(shù)據(jù)恢復(fù)的準(zhǔn)確性。
如圖5所示，傳統(tǒng)RC控制高速數(shù)據(jù)傳輸?shù)妮敵龊脱劭讏D樣圖，其中v(Sl)和v(S2) 為MOS開關(guān)管的柵極電壓，從中可以看出RC充放電的負(fù)指數(shù)特性；v(dp)-v(dm)為 高速傳輸?shù)牟罘謹(jǐn)?shù)據(jù)，從中可以看出明顯的信號過沖現(xiàn)象以及較短的上升/下降時 間，即使很大幅度的改變R或C的取值，上升/下降時間變化幅度依然很小。
如圖6所示， 一般的電流分段結(jié)構(gòu)的輸出和眼孔圖樣圖，圖中v(Kl)、 v(K2)、 v(K3)、 v(K4)分別為四個PM0S開關(guān)管的柵極控制信號；v(dp)-v(dm)為高速傳輸?shù)?差分?jǐn)?shù)據(jù)，從中可以看出過沖現(xiàn)象受到很大地抑制，但上升/下降過程中存在明顯 的拐點。
以差分?jǐn)?shù)據(jù)的上升過程為例對拐點的產(chǎn)生作出如下解釋v(Kl)開始下降時， v(Kl)和v(K3)變化迅速，這段時間內(nèi)相當(dāng)于指數(shù)上升的電流I1+I3流入DP線，差分 數(shù)據(jù)電壓上升較快；在v(Kl)降到較低電壓的一小段時間，v(K2)控制的電流12+14 還未流入DP線，RC充放電的負(fù)指數(shù)特性體現(xiàn)明顯，導(dǎo)致對DP線的充電電流上升幅 度明顯降低，差分?jǐn)?shù)據(jù)電壓上升很緩慢；v(K2)下降過程中，額外的指數(shù)上升的電 流從I2和I4流入DP線，抑制了I1和I3余下的負(fù)指數(shù)電流的影響。從上述解釋中 不難看出， 一般的電流分段結(jié)構(gòu)可以抑制信號過沖，但不可避免地會產(chǎn)生拐點。
因此目 前為止，沒有一種高速有效的數(shù)據(jù)傳輸方式能實現(xiàn)既無信號過沖現(xiàn)象， 也沒有拐點。

發(fā)明內(nèi)容
本發(fā)明的目的是設(shè)計一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路，能通過 數(shù)據(jù)延時和電流控制延時的匹配，抑制信號過沖現(xiàn)象，并消除了拐點，確保了高速 數(shù)據(jù)傳輸更為有效。
為實現(xiàn)上述目的，本發(fā)明采用了以下技術(shù)方案
一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路，其特征在于采用四鬼流源 控制開關(guān)結(jié)構(gòu)的電流分段電路對高速發(fā)射電流進行分段，控制高速傳輸數(shù)據(jù)的上升/ 下降時間，對分段電流控制信號的延遲時間和數(shù)據(jù)的延遲時間進行匹配。
所述四電流源控制開關(guān)結(jié)構(gòu)的每個電流源均可以由多個電流源組成。 本發(fā)明采用的電流分段電路的四電流源控制開關(guān)結(jié)構(gòu)中，其中K1、 K2、 K3、 K4 均為電流控制開關(guān)，II、 12、 13、 14為電流源，DP、DM為差分?jǐn)?shù)據(jù)線。開關(guān)K1、K3 控制電流I1+I3流入DP線還是DM線，開關(guān)K2、 K4控制電流12+14流入DP線還是 DM線。
在高速數(shù)據(jù)發(fā)射時，通過四電流源控制開關(guān)結(jié)構(gòu)的電流分段控制電路控制Kl、 K2、 K3、 K4的開關(guān)時序，開關(guān)時序把數(shù)據(jù)上升/下降過程分段，在各階段，通過開 關(guān)控制產(chǎn)生不同的電流對數(shù)據(jù)線進行充電，有效地抑制了信號過沖；同時，由于對 分段電流控制信號的延遲時間和數(shù)據(jù)的延遲時間進行了匹配，電流不連續(xù)性被大大 削弱，因而避免了拐點的出現(xiàn)。
所述Il、 12、 13、 14為鏡像電流源。
所述Il、 12、 13、 14的關(guān)系是:11=12=13=14。
所述四電流源控制開關(guān)結(jié)構(gòu)對電流控制信號的處理包括數(shù)據(jù)延遲結(jié)構(gòu) data_delay和電流分段控制延遲結(jié)構(gòu)current_control兩部分；所述data—delay結(jié) 構(gòu)采用快速響應(yīng)輸入下降沿的RS延遲模式，產(chǎn)生一對有效狀態(tài)間有延遲且差分的延 遲信號，這對延遲信號通過RC產(chǎn)生一對交疊點下移(與傳統(tǒng)RC充放電控制相比) 的柵極控制信號，如圖7中的v(drive—A)和v(drive—C)所示；所述current—control 結(jié)構(gòu)產(chǎn)生兩組有延遲的電流控制信號，分別控制I1與I2和I3與I4,如圖7中的 v(drive—A)與v(drive一B)和v(drive一C)與v(drive一D)。只要保證data—delay中的 串聯(lián)反相器與current—control中的串聯(lián)反相器匹配，就可以實現(xiàn)分段電流控制信 號的延遲時間和數(shù)據(jù)的延遲時間之間的匹配。
本發(fā)明的有益效果如下
本發(fā)明能通過數(shù)據(jù)延時和電流控制延時的匹配，抑制信號過沖現(xiàn)象，并消除了 拐點，確保了高速數(shù)據(jù)傳輸更為有效；特別適用于對輸出波形要求較高的高速數(shù)據(jù) 傳輸領(lǐng)域，如USB。


圖1是傳統(tǒng)的RC充放電控制原理圖
圖2是本發(fā)明采用的電流分段電路原理圖
圖3是本發(fā)明采用的電流分段電路的電路結(jié)構(gòu)示意圖
圖4是本發(fā)明電流控制信號的電路結(jié)構(gòu)示意圖
圖5是傳統(tǒng)RC控制高速數(shù)據(jù)傳輸?shù)妮敵龊脱劭讏D樣圖
圖6是普通的電流分段結(jié)構(gòu)的輸出和眼孔圖樣圖
圖7是本發(fā)明的高速數(shù)據(jù)傳輸?shù)妮敵龊脱劭讏D樣圖
具體實施例方式
實施例l
如圖2所示， 一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路，釆,四電流源 控制開關(guān)結(jié)構(gòu)的電流分段電路對高速發(fā)射電流進行分段，控制高速傳輸數(shù)據(jù)的上升/ 下降時間，對分段電流控制信號的延遲時間和數(shù)據(jù)的延遲時間進行匹配，所述四電 流源控制開關(guān)結(jié)構(gòu)包括電流源Il、 12、 13、 14，電流控制開關(guān)K1、 K2、 K3、 K4，所 述11+12=13+14，所述開關(guān)K1、 K3控制電流I1+I3流入DP線或者DM線，所述開關(guān) K2、 K4控制電流I2+I4流入DP線或者DM線。
所述四電流源控制開關(guān)結(jié)構(gòu)的每個電流源均可以由多個電流源組成。 本發(fā)明采用的電流分段電路的四電流源控制開關(guān)結(jié)構(gòu)中，其中K1、 K2、 K3、 K4 均為電流控制開關(guān)，II、 12、 13、 14為電流源，DP、DM為差分?jǐn)?shù)據(jù)線。開關(guān)K1、K3 控制電流I1+I3流入DP線還是DM線，開關(guān)K2、 K4控制電流12+14流入DP線還是 DM線。
在高速數(shù)據(jù)發(fā)射時，通過四電流源控制開關(guān)結(jié)構(gòu)的電流分段控制電路控制Kl、 K2、 K3、 K4的開關(guān)時序，開關(guān)時序把數(shù)據(jù)上升/下降過程分段，在各階段，通過開 關(guān)控制產(chǎn)生不同的電流對數(shù)據(jù)線進行充電，有效地抑制了信號過沖；同時，由于對 分段電流控制信號的延遲時間和數(shù)據(jù)的延遲時間進行了匹配，電流不連續(xù)性被大大 削弱，因而避免了拐點的出現(xiàn)。
所述Il、 12、 13、 14為鏡像電流源。
所述Il、 12、 13、 14的關(guān)系是:11=12=13=14。
如圖3所示，本發(fā)明采用的電流分段控制電路的具體電路中，開關(guān)用PMOS管實 現(xiàn)，Ml、 M2、 M3、 M4及其柵極控制信號構(gòu)成四個電流控制開關(guān)K1、 K2、 K3、 K4;四 個電流源為cascode結(jié)構(gòu)的鏡像電流源，可近似為理想電流源，其關(guān)系滿足 11+12=13+14， 一般11=12=13=14。
如圖4所示，所述四電流源控制開關(guān)結(jié)構(gòu)對電流控制信號的處理包括數(shù)據(jù)延遲 結(jié)構(gòu)data_delay和電流分段控制延遲結(jié)構(gòu)current—control兩部分；所述 data—delay結(jié)構(gòu)采用快速響應(yīng)輸入下降沿的RS延遲模式，產(chǎn)生一對有效狀態(tài)間有延 遲且差分的延遲信號，這對延遲信號通過RC產(chǎn)生一對交疊點下移(與傳統(tǒng)RC充放 電控制相比)的柵極控制信號，如圖7中的v(drive—A)和v(drive—C)所示；所述 current_control結(jié)構(gòu)產(chǎn)生兩組有延遲的電流控制信號，分別控制II與12和13與 14，如圖7中的v(drive—A)與v(drive—B)和v(drive—C)與v(drive—D)。.只要保證 data—delay中的串聯(lián)反相器與current—control中的串聯(lián)反相器匹配，就可以實現(xiàn)
分段電流控制信號的延遲時間和數(shù)據(jù)的延遲時間之間的匹配。
如圖7所示，是采用本發(fā)明的高速數(shù)據(jù)傳輸?shù)妮敵龊脱劭讏D樣圖，其中v(drive —A)、 v(drive—B)、 v(drive—C)、 v(drive_D)分別為四個PM0S開關(guān)管的柵極控制信 號；v(dp)-v(dm)為高速傳輸?shù)牟罘謹(jǐn)?shù)據(jù)，從中可以看出過沖現(xiàn)象受到很大地抑 制，上升/下降過程中不存在拐點，高速數(shù)據(jù)傳輸具有質(zhì)量較高的眼孔樣圖，它能 滿足高速數(shù)據(jù)傳輸和恢復(fù)的準(zhǔn)確性要求。
以差分?jǐn)?shù)據(jù)上升過程為例，根據(jù)圖7來說明本發(fā)明如何抑制信號過沖和消除拐 點現(xiàn)象v(drive一A)快速下降過程，其他控制信號無明顯變化，指數(shù)上升的電流從 11和I3流入DP線，DM線電壓保持不變，差分?jǐn)?shù)據(jù)電壓以指數(shù)形式上升約l/4峰 峰值；v(drive—A)緩慢下降過程，負(fù)指數(shù)上升的電流從II和13流入DP線，但此時 隨著v(drive—B)快速下降和v(drivej:)快速上升，正指數(shù)上升的電流由12和14流 入DP線，在此階段，差分?jǐn)?shù)據(jù)電壓以指數(shù)形式上升約l/2峰峰值；v(drive一B)緩 慢下降過程，v(drive一D)迅速上升，由正指數(shù)上升到負(fù)指數(shù)上升的電流流入DP線， 在此階段，上升約l/4峰峰值，由于差分?jǐn)?shù)據(jù)電壓一直處于充至峰峰值的過程，因 此極大地抑制了信號過沖現(xiàn)象。如上所述，由于采用了數(shù)據(jù)延遲和電流分段控制延 遲的匹配，保證了在控制充電電流為負(fù)指數(shù)上升之時，延遲控制充電電流為指數(shù)上 升電流，這樣，在一般電流分段電路中存在的拐點，在本發(fā)明中將不會存在。
所以，本發(fā)明在一般四電流源控制的電流分段電路基礎(chǔ)上，增加了由RS延遲模 式構(gòu)成的數(shù)據(jù)延遲結(jié)構(gòu)，并且對分段電流控制信號的延遲時間和數(shù)據(jù)的延遲時間進 行了匹配，既達(dá)到了抑制信號過沖的效果，又避免了在高速數(shù)據(jù)信號的上升/下降 過程中出現(xiàn)拐點。實際測試中，采用本發(fā)明的高速傳輸數(shù)據(jù)具有相當(dāng)好的眼孔圖 樣，進一步驗證了本發(fā)明的目的。
權(quán)利要求
1、一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路，其特征在于采用四電流源控制開關(guān)結(jié)構(gòu)的電流分段電路對高速發(fā)射電流進行分段，控制高速傳輸數(shù)據(jù)的上升/下降時間，對分段電流控制信號的延遲時間和數(shù)據(jù)的延遲時間進行匹配；所述四電流源控制開關(guān)結(jié)構(gòu)包括電流源I1、I2、I3、I4，電流控制開關(guān)K1、K2、K3、K4；所述I1+I2＝I3+I4，所述開關(guān)K1、K3控制電流I1+I3流入DP線或者DM線，所述開關(guān)K2、K4控制電流I2+I4流入DP線或者DM線。
2、 根據(jù)權(quán)利要求l所述一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路，其特 征在于所述四電流源控制開關(guān)結(jié)構(gòu)的每個電流源均由N個電流源組成，其中N^1。
3、 根據(jù)權(quán)利要求l所述一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路，其特 征在于當(dāng)高速數(shù)據(jù)發(fā)射時，通過具有四電流源控制開關(guān)結(jié)構(gòu)的電流分段控制電路 控制K1、 K2、 K3、 K4的開關(guān)時序，開關(guān)時序把數(shù)據(jù)上升/下降過程分段，在各階 段，通過開關(guān)控制產(chǎn)生不同的電流對數(shù)據(jù)線進行充電，則抑制了信號過沖；同時， 由于對分段電流控制信號的延遲時間和數(shù)據(jù)的延遲時間進行了匹配，電流不連續(xù)性 被削弱，則避免了拐點。
4、 根據(jù)權(quán)利要求l所述一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路，其特 征在于所述Il、 12、 13、 14為鏡像電流源。
5、 根據(jù)權(quán)利要求l所述一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路，其特 征在于所述Il、 12、 13、 14的關(guān)系是11=12=13=14。
6、 根據(jù)權(quán)利要求1所述一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路，其特征在于所述四電流源控制開關(guān)結(jié)構(gòu)對電流控制信號的處理包括數(shù)據(jù)延遲結(jié)構(gòu)data_delay和電流分段控制延遲結(jié)構(gòu)current_control兩部分；所述data—delay結(jié) 構(gòu)采用快速響應(yīng)輸入下降沿的RS延遲模式，產(chǎn)生一對有效狀態(tài)間有延遲且差分的延 遲信號，這對延遲信號通過RC產(chǎn)生一對交疊點下移的柵極控制信號；所述 current—control結(jié)構(gòu)產(chǎn)生兩組有延遲的電流控制信號，分別控制II與12和13與 14。
7、 根據(jù)權(quán)利要求6所述一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路，其特 征在于:所述data_delay中的串聯(lián)反相器與current—control中的串聯(lián)反相器匹配。
全文摘要
本發(fā)明公開了一種優(yōu)化高速數(shù)據(jù)接口輸出波形的電流分段電路，其特征在于采用四電流源控制開關(guān)結(jié)構(gòu)的電流分段電路對高速發(fā)射電流進行分段，控制高速傳輸數(shù)據(jù)的上升/下降時間，對分段電流控制信號的延遲時間和數(shù)據(jù)的延遲時間進行匹配，所述四電流源控制開關(guān)結(jié)構(gòu)包括電流源I1、I2、I3、I4，電流控制開關(guān)K1、K2、K3、K4，所述I1+I2＝I3+I4，所述開關(guān)K1、K3控制電流I1+I3流入DP線或者DM線，開關(guān)K2、K4控制電流I2+I4流入DP線或者DM線；本發(fā)明通過數(shù)據(jù)延時和電流控制延時的匹配，抑制信號過沖現(xiàn)象，消除拐點，確保了高速數(shù)據(jù)傳輸更為有效；特別適用于對輸出波形要求較高的高速數(shù)據(jù)傳輸領(lǐng)域，如USB。
文檔編號H04B14/02GK101388865SQ20081004640
公開日2009年3月18日 申請日期2008年10月29日 優(yōu)先權(quán)日2008年10月29日
發(fā)明者飛 葉, 朱國軍, 郭向陽 申請人:四川登巔微電子有限公司