專利名稱：并行接口連接的方法和使用該方法的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明構(gòu)思的實(shí)施例涉及接口連接技術(shù)，并且更具體地，涉及MAC-PHY接口連接 方法和執(zhí)行該方法的裝置。
背景技術(shù)：
合并于2007年5月3日發(fā)布的MAC-PHY接口規(guī)范1. 02以作為參考。圖1圖解了通用管理接口的串行讀操作的時(shí)序圖。參見圖1，媒介訪問控制(MAC) 通過串行數(shù)據(jù)線SERIAL_DATA發(fā)送物理層(PHY)寄存器地址A[7:0]到物理層(PHY)以用 于串行操作。然后，PHY通過串行數(shù)據(jù)線SERIAL_DATA發(fā)送PHY寄存器數(shù)據(jù)D[7:0]到MAC。在事務(wù)的第一部分期間，MAC通過串行數(shù)據(jù)線SERIAL_DATA連續(xù)發(fā)送用于指示PHY 寄存器讀操作的開始的一比特SYNC “1”、用于指示串行讀操作的一比特R/W “1”、8比特的 PHY寄存器地址A[7:0]、和用于指示事務(wù)的第一部分的終止的一比特“0”到PHY。在向MAC 發(fā)送PHY寄存器數(shù)據(jù)D [7:0]之前的從0時(shí)鐘周期0*tMP到31時(shí)鐘周期31*taKP期間內(nèi)， PHY通過串行數(shù)據(jù)線SERIAL_DATA發(fā)送比特“0”給MAC。在事務(wù)的第二部分期間，PHY通過串行數(shù)據(jù)線SERIAL_DATA連續(xù)發(fā)送用于指示PHY 寄存器數(shù)據(jù)的開始的一比特“1”、8比特的PHY寄存器數(shù)據(jù)D[7:0]、和用于指示事務(wù)的第二 部分的終止的一比特“1”到MAC。如圖1中所示，為執(zhí)行一個(gè)串行讀操作，在MAC或PHY中 消耗的時(shí)鐘周期tMP在最壞情況下是52個(gè)時(shí)鐘周期(52 = 11+31+10)或者在最好情況下 是22個(gè)時(shí)鐘周期(22 = 11+1+10)。圖2圖解了通用管理接口的串行寫操作的時(shí)序圖。參見圖2，在一事務(wù)期間，MAC通 過串行數(shù)據(jù)線SERIAL_DATA連續(xù)發(fā)送用于指示PHY寄存器寫操作的開始的一比特SYNC" 1 ”、 用于指示串行寫操作的一比特R/W “0”、8比特的PHY寄存器地址A[7:0]、8比特的寫數(shù)據(jù) D[7:0]、和用于指示該事務(wù)的終止的一比特“0”到PHY。如圖2所示，為執(zhí)行一個(gè)串行寫操作，在MAC或PHY中消耗的時(shí)鐘周期tMP是19 個(gè)時(shí)鐘周期(19*t J，即19 = 10+0+9。如參見圖1和2所說明的，MAC和PHY消耗了大量 功率來(lái)執(zhí)行串行讀/串行寫操作。另外，MAC和PHY需要串并轉(zhuǎn)換器(未示出)和并串轉(zhuǎn) 換器(未示出)來(lái)交換PHY寄存器數(shù)據(jù)和PHY寄存器地址。因此，需要大量邏輯以及門計(jì) 算來(lái)實(shí)現(xiàn)該串并轉(zhuǎn)換器和并串轉(zhuǎn)換器。

發(fā)明內(nèi)容
本總的發(fā)明構(gòu)思提供了一種并行接口連接的方法以及執(zhí)行該方法的裝置，其能夠 消耗較少的功率，并減少不必要的邏輯和不必要的門計(jì)數(shù)。
本發(fā)明的一個(gè)示例實(shí)施例提供一種媒介訪問控制(MAC)-物理層(PHY)接口連接 方法，包括在地址階段中，由所述MAC通過并行數(shù)據(jù)總線發(fā)送PHY寄存器地址到所述PHY ； 并且在數(shù)據(jù)階段中，由所述MAC通過該并行數(shù)據(jù)總線發(fā)送寫數(shù)據(jù)到所述PHY，或由所述MAC 接收通過該并行數(shù)據(jù)總線從PHY輸出的讀數(shù)據(jù)。該MAC在兩個(gè)時(shí)鐘周期內(nèi)發(fā)送該P(yáng)HY寄存 器地址和該寫數(shù)據(jù)到PHY。本發(fā)明的一個(gè)示例實(shí)施例提供一種媒介訪問控制(MAC)-物理層(PHY)接口連接 方法，包括在地址階段中，由所述PHY通過并行數(shù)據(jù)總線接收從所述MAC輸出的PHY寄存 器地址；以及在數(shù)據(jù)階段中，由所述PHY通過該并行數(shù)據(jù)總線接收從所述MAC輸出的寫數(shù)據(jù) 或由所述PHY通過該并行數(shù)據(jù)總線發(fā)送讀數(shù)據(jù)到所述MAC。該P(yáng)HY在一個(gè)時(shí)鐘周期內(nèi)發(fā)送該讀數(shù)據(jù)到MAC。本發(fā)明的一個(gè)示例實(shí)施例提供一種半導(dǎo)體器件，包括寄存器；和寫電路，用于將 寫數(shù)據(jù)寫入到該寄存器的第一存儲(chǔ)區(qū)，所述寫數(shù)據(jù)是在數(shù)據(jù)階段中通過并行數(shù)據(jù)總線輸入 的，該第一存儲(chǔ)區(qū)由在地址階段中通過該并行數(shù)據(jù)總線輸入的寫地址指定。該地址階段和該數(shù)據(jù)階段被分別在一個(gè)時(shí)鐘周期中執(zhí)行。該寫電路包括第一邏 輯門，用于邏輯操作初始化使能信號(hào)和讀/寫信號(hào)；發(fā)送控制電路，用于響應(yīng)于該第一邏輯 門的輸出信號(hào)而控制通過該并行數(shù)據(jù)總線輸入的信號(hào)的發(fā)送；和多路分解器，用于響應(yīng)于 該第一邏輯門的輸出信號(hào)而發(fā)送該發(fā)送控制電路的輸出信號(hào)到該寄存器或內(nèi)部電路。該半導(dǎo)體器件可進(jìn)一步包括讀電路，用于在數(shù)據(jù)階段中讀出存儲(chǔ)在該寄存器的 第二存儲(chǔ)區(qū)中的數(shù)據(jù)，以及通過該并行數(shù)據(jù)總線發(fā)送寫數(shù)據(jù)到外部設(shè)備，其中該第二存儲(chǔ) 區(qū)由在地址階段中通過該并行數(shù)據(jù)總線輸入的讀地址指定。該讀電路包括第一邏輯門，用于邏輯操作初始化使能信號(hào)和讀/寫信號(hào)；多路分 解器，用于響應(yīng)于該第一邏輯門的輸出信號(hào)，而控制該讀數(shù)據(jù)或從內(nèi)部電路輸出的數(shù)據(jù)的 發(fā)送；和發(fā)送控制電路，用于響應(yīng)于該第一邏輯門的輸出信號(hào)，而控制該多路分解器的輸出 信號(hào)到該并行數(shù)據(jù)總線的發(fā)送。本發(fā)明的一個(gè)示例實(shí)施例提供一種媒介訪問控制(MAC)-物理層(PHY)接口，包 括并行數(shù)據(jù)總線，用于在數(shù)據(jù)階段中發(fā)送從MAC輸出的寫數(shù)據(jù)到該P(yáng)HY，或發(fā)送從所述PHY 輸出的讀數(shù)據(jù)到該MAC;第一信號(hào)線，用于發(fā)送從MAC輸出的讀/寫信號(hào)到該P(yáng)HY。該接口進(jìn) 一步包括第二信號(hào)線，用于發(fā)送初始化使能信號(hào)到所述PHY，該初始化使能信號(hào)是從MAC 輸出的，并且指示初始化操作或者正常操作。該地址階段和數(shù)據(jù)階段被分別在一個(gè)時(shí)鐘周 期內(nèi)執(zhí)行。本發(fā)明的一個(gè)示例實(shí)施例涉及一種系統(tǒng)，包括:MAC，用于輸出地址、讀/寫信號(hào)、 初始化使能信號(hào)和寫數(shù)據(jù)；PHY，用于輸出讀數(shù)據(jù)；和接口，連接于該MAC和PHY之間。該接口包括并行數(shù)據(jù)總線，用于在地址階段中發(fā)送地址到PHY，以及發(fā)送寫數(shù)據(jù) 到PHY或發(fā)送讀數(shù)據(jù)到MAC ；第一信號(hào)線，用于發(fā)送讀/寫信號(hào)到該P(yáng)HY ；以及第二信號(hào)線， 用于發(fā)送初始化使能信號(hào)到PHY。本發(fā)明的一個(gè)示例實(shí)施例涉及一種在寫操作期間的MAC的信號(hào)處理方法，包括 在時(shí)鐘信號(hào)的第一周期內(nèi)，由該MAC通過并行數(shù)據(jù)總線發(fā)送寫地址到PHY ；并且在該時(shí)鐘信 號(hào)的第二周期內(nèi)，由該MAC通過該并行數(shù)據(jù)總線發(fā)送寫數(shù)據(jù)到PHY。本發(fā)明的一個(gè)示例實(shí)施例涉及一種在讀操作期間的PHY的信號(hào)處理方法，包括在時(shí)鐘信號(hào)的一個(gè)周期內(nèi)，由該P(yáng)HY通過并行數(shù)據(jù)總線接收讀地址；并且，在數(shù)據(jù)總線的周轉(zhuǎn)時(shí)間過去后，在時(shí)鐘信號(hào)的一個(gè)周期內(nèi)通過該并行數(shù)據(jù)總線發(fā)送從由該讀地址指定的寄 存器輸出的讀數(shù)據(jù)到該MAC。該數(shù)據(jù)總線的周轉(zhuǎn)時(shí)間從該時(shí)鐘信號(hào)的一個(gè)周期到31個(gè)周期。


從下面結(jié)合附圖進(jìn)行的對(duì)實(shí)施例的描述，本總的發(fā)明構(gòu)思的這些和/或其他方面 和優(yōu)點(diǎn)將變得清楚和更加容易理解，在附圖中圖1圖解了通用管理接口的串行讀操作的時(shí)序圖；圖2圖解了通用管理接口的串行寫操作的時(shí)序圖；圖3圖解了根據(jù)一示例實(shí)施例的包括MAC-PHY接口的系統(tǒng)的示意性方框圖；圖4圖解了圖3所示的PHY的一示例實(shí)施例的方框圖；圖5圖解了圖4所示的檢測(cè)電路的電路圖；圖6圖解了利用包括圖4所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化操 作的時(shí)序圖的一示例實(shí)施例；圖7圖解了利用包括圖4所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化操 作的時(shí)序圖的另一示例實(shí)施例；圖8圖解了利用包括圖4所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化操 作的時(shí)序圖的再一示例實(shí)施例；圖9圖解了利用包括圖4所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化操 作的時(shí)序圖的仍一示例實(shí)施例；圖10圖解了利用包括圖4所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化 操作和正常傳輸操作的時(shí)序圖的一示例實(shí)施例；圖11圖解了利用包括圖4所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化 操作和正常傳輸操作的時(shí)序圖的另一示例實(shí)施例；圖12圖解了示出圖3所示的PHY的另一示例實(shí)施例的方框圖；圖13圖解了利用包括圖12所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化 操作的時(shí)序圖的一示例實(shí)施例；圖14圖解了利用包括圖12所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化 操作和正常傳輸操作的時(shí)序圖的一示例實(shí)施例；以及圖15圖解了利用包括圖12所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化 操作和正常傳輸操作的時(shí)序圖的另一示例實(shí)施例。
具體實(shí)施例方式現(xiàn)在將詳細(xì)參考本總的發(fā)明構(gòu)思的實(shí)施例，其示例被圖示在附圖中，其中，相同的 參考數(shù)字始終指代相同的元件。下面通過參照附圖來(lái)描述這些實(shí)施例以說明本總的發(fā)明構(gòu) )思ο圖3圖解了根據(jù)一示例實(shí)施例的包括MAC-PHY接口的系統(tǒng)的示意性方框圖。參見 圖3，基于WiMedia的系統(tǒng)10包括媒介訪問控制(MAC) 12、物理層(PHY) 14、和連接在MAC 12和PHY 14之間的接口 15。系統(tǒng)10可以是消費(fèi)電子產(chǎn)品(CE)、包括移動(dòng)通信裝置的手持設(shè)備、PC、通信系統(tǒng)或數(shù)據(jù)處理系統(tǒng)。根據(jù)實(shí)施例，系統(tǒng)10可具體化為半導(dǎo)體芯片或片上系統(tǒng) (SoC)。另外，該MAC 12和PHY 14可分別具體化為分離的半導(dǎo)體芯片。接口 15包括控制接口 16、包含8位數(shù)據(jù)總線DATA[7:0]的數(shù)據(jù)接口 18、空頻道 檢測(cè)(Clear Channel Assessment, CCA)接口 20 和管理接口 22。傳輸各接口信號(hào)！ PHY_ RESET、SMI_data_Rd_Wr/TX_EN、RX_EN、PHY_ACTIVE、STOPC, PCLK, DATA_EN、CCA_STATUS 禾口 SMI_EN/SERIAL_DATA的各信號(hào)線可以具有一比特的帶寬。圖3中圖示了 8位數(shù)據(jù)總線DATA[7:0]，然而，用于在實(shí)施例的初始化操作期間傳 輸PHY寄存器地址或PHY寄存器數(shù)據(jù)的數(shù)據(jù)總線并不限于此。為了初始化PHY 14的PHY寄存器或生產(chǎn)商專用寄存器，MAC 12可以執(zhí)行將PHY寄 存器數(shù)據(jù)(在下文中寫數(shù)據(jù))寫到PHY寄存器中的操作(在下文中初始化寫操作)，或 將存儲(chǔ)在PHY寄存器中的PHY寄存器數(shù)據(jù)(在下文中讀數(shù)據(jù))讀出的操作(在下文中初 始化讀操作)。該初始化寫操作和該初始化讀操作被稱為初始化操作或PHY寄存器初始化操作。 在某些實(shí)施例中，初始化寫操作可以被稱為并行軟件管理接口(SMI)寫操作，而初始化讀 操作可以被稱為并行SMI讀操作。相應(yīng)地，初始化操作可以被稱為SMI操作。在初始化操作中，發(fā)送使能信號(hào)TX_EN通過控制接口 16的信號(hào)線17從MAC 12傳 輸?shù)絇HY 14。另外，在初始化操作中，通過數(shù)據(jù)總線DATA[7:0]傳輸PHY寄存器地址和PHY 寄存器數(shù)據(jù)，并且在正常操作中，通過數(shù)據(jù)總線DATA[7:0]傳輸有效載荷首部和有效載荷 數(shù)據(jù)。根據(jù)實(shí)施例，在圖1的串行讀操作或圖2的串行寫操作中，用于傳輸串行數(shù)據(jù)的串 行數(shù)據(jù)線SERIAL_DATA 23可被用作用于傳輸初始化使能信號(hào)SMI_EN的專用信號(hào)線。由此， 該初始化使能信號(hào)SMI_EN可在初始化操作中被使能而在正常操作中被禁止。如圖6到圖15所示，在初始化操作中，事務(wù)的傳輸各PHY寄存器地址WRITE ADDRl、WRITE ADDR2、READ ADDRl、READ ADDR2、Write Addr 和 Read Addr 的部分被稱為地 址階段，事務(wù)的傳輸各PHY 寄存器數(shù)據(jù) WRITEDATA1、WRITE DATA2、READ DATAUREAD DATA2、 Write Data和ReadData的部分被稱為數(shù)據(jù)階段。在初始化操作的地址階段中，數(shù)據(jù)總線DATA [7 0]傳輸PHY寄存器地址，例如寫地 址或讀地址。在初始化操作的數(shù)據(jù)階段中，數(shù)據(jù)總線DATA[7:0]可以傳輸PHY寄存器數(shù)據(jù)， 例如寫數(shù)據(jù)或讀數(shù)據(jù)。另外，如圖10、11、14和15所示，在正常發(fā)送操作和正常接收操作中， 數(shù)據(jù)總線DATA[7:0]可以傳輸包含有效載荷首部和有效載荷數(shù)據(jù)的數(shù)據(jù)(或幀)。用于清零PHY 14的所有變量并將該P(yáng)HY14復(fù)位到初始狀態(tài)的PHY復(fù)位信號(hào)！ PHY_RESET從MAC 12輸出到PHY 14。該P(yáng)HY復(fù)位信號(hào)！ PHY_RESET與時(shí)鐘信號(hào)PCLK不同 步并且低電平有效。用于指示初始化讀操作/初始化寫操作的讀/寫信號(hào)SMI_data_Rd_Wr在初始化 操作中通過信號(hào)線17從MAC 12傳輸?shù)絇HY 14。另外，在正常操作中，用于將PHY 14置為 發(fā)送狀態(tài)的發(fā)送使能信號(hào)TX_EN通過信號(hào)線17從MAC12傳輸?shù)絇HY 14。排除睡眠狀態(tài)的 發(fā)送使能信號(hào)TX_EN同步于時(shí)鐘信號(hào)PCLK并且高電平有效。在正常操作中，用于將PHY 14 置為接收狀態(tài)的接收使能信號(hào)RX_EN從MAC 12傳輸?shù)絇HY 14，排除睡眠狀態(tài)的接收使能信號(hào)RX_EN與時(shí)鐘信號(hào)PCLK同步并且高電平有效。指示PHY 14是發(fā)送幀還是接收幀的PHY激活信號(hào)PHY_ACTIVE從PHY 14傳輸?shù)組AC 12。在發(fā)送狀態(tài)中，PHY激活信號(hào)PHY_ACTIVE的上升沿指示在本地天線(未示出)上 的幀發(fā)送的開始，而PHY激活信號(hào)PHY_ACTIVE的下降沿指示整個(gè)幀被無(wú)線發(fā)送。此外，在 接收狀態(tài)，PHY激活信號(hào)PHY_ACTIVE的上升沿指示檢測(cè)到前同步信號(hào)的開始，而PHY激活 信號(hào)PHY_ACTIVE的下降沿指示在本地天線上接收到整個(gè)幀。該P(yáng)HY激活信號(hào)PHY_ACTIVE 與時(shí)鐘信號(hào)PCLK同步且高電平有效。開/關(guān)信號(hào)STOPC指示待機(jī)狀態(tài)下時(shí)鐘信號(hào)PCLK的開/關(guān)。當(dāng)沒有從MAC 12向 PHY 14輸出開/關(guān)信號(hào)STOPC時(shí)，時(shí)鐘信號(hào)PCLK變成有效，當(dāng)向PHY 14輸出開/關(guān)信號(hào) STOPC時(shí)，時(shí)鐘信號(hào)PCLK不變成有效。該開/關(guān)信號(hào)STOPC是可選信號(hào)。從PHY 14輸出到MAC 12的數(shù)據(jù)使能信號(hào)DATA_EN用于在發(fā)送狀態(tài)中向MAC 12 請(qǐng)求更多的數(shù)據(jù)，以及用于在接收狀態(tài)中向MAC 12指示在數(shù)據(jù)總線DATA[7:0]上具有有效 數(shù)據(jù)。該數(shù)據(jù)使能信號(hào)DATA_EN與時(shí)鐘信號(hào)PCLK同步且高電平有效。通過利用CCA接口 20的信號(hào)線，PHY 14可以向MAC 12輸出指示空頻道檢測(cè)(CCA) 狀態(tài)的CCA狀態(tài)指示信號(hào)CCA_STATUS。該CCA狀態(tài)指示信號(hào)CCA_STATUS與時(shí)鐘信號(hào)PCLK 同步并且高電平有效。依據(jù)本發(fā)明實(shí)施例的MAC 12可以通過管理接口 22的信號(hào)線23向 PHY 14發(fā)送用于指示初始化操作或正常操作的初始化使能信號(hào)SMI_EN。圖4圖解了圖3所示的PHY的方框圖。參見圖3和4，系統(tǒng)10包括MAC12、PHY 14、 MAC-PHY接口 15，該MAC-PHY接口 15連接在MAC 12和PHY 14之間并接口連接接口信號(hào)。 PHY 14包含寫電路30、讀電路40、檢測(cè)電路60和PHY寄存器70。在初始化寫操作的地址階段中，寫電路30接收和譯碼通過數(shù)據(jù)總線DATA [7 0]輸 入的寫地址。在初始化寫操作的數(shù)據(jù)階段中，寫電路30將通過數(shù)據(jù)總線DATA[7:0]輸入的 寫數(shù)據(jù)寫入到由經(jīng)譯碼的寫地址指定的PHY寄存器70中。在初始化讀操作的地址階段中，寫電路30接收和譯碼通過數(shù)據(jù)總線DATA [7 0]輸 入的讀地址。并且在初始化讀操作的數(shù)據(jù)階段中，讀電路40讀取由經(jīng)譯碼的讀地址指定的 PHY寄存器70中存儲(chǔ)的讀數(shù)據(jù)，并且通過數(shù)據(jù)總線DATA[7:0]向MAC 12發(fā)送讀數(shù)據(jù)。圖5圖解了圖4所示的檢測(cè)電路的電路圖。該檢測(cè)電路60包括鎖存電路61、第 三反相器63和第四AND門65，該鎖存電路61包含接收初始化使能信號(hào)SMI_EN的輸入端D 和用于輸出鎖存信號(hào)Q的輸出端Q。該鎖存電路61響應(yīng)于PHY復(fù)位信號(hào)！ PHY_RESET而被 初始化，以及響應(yīng)于時(shí)鐘信號(hào)PCLK而輸出根據(jù)初始化使能信號(hào)SMI_EN的電平的輸出信號(hào) 到第三反相器63。檢測(cè)電路60響應(yīng)于時(shí)鐘信號(hào)PCLK而檢測(cè)初始化使能信號(hào)SMI_EN的電平，并且輸 出檢測(cè)信號(hào)DET。例如，該檢測(cè)電路60在地址階段輸出具有高電平的檢測(cè)信號(hào)DET，而在數(shù) 據(jù)階段輸出具有低電平的檢測(cè)信號(hào)DET。另外，該檢測(cè)電路60在正常操作中輸出具有低電 平的檢測(cè)信號(hào)DET。圖6圖解了利用包括圖4所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化操 作的時(shí)序圖的一個(gè)示例實(shí)施例。例如，圖6圖解了兩個(gè)初始化操作的時(shí)序圖，比如，被連續(xù) 執(zhí)行的第一初始化寫操作和第二初始化寫操作。在第一初始化寫操作和第二初始化寫操作 之間還存在周轉(zhuǎn)時(shí)間。該周轉(zhuǎn)時(shí)間對(duì)應(yīng)一個(gè)時(shí)鐘信號(hào)PCLK的周期tMP或一個(gè)時(shí)鐘周期。
參見圖3到6，初始化寫操作或并行SMI寫操作可以被解釋如下首先，可以如下 說明第一初始化寫操作的地址階段正常發(fā)送操作使能信號(hào)NTOE和正常接收操作使能信 號(hào)MORE在初始化寫操作中變?yōu)榈碗娖?。?dāng)該初始化使能信號(hào)SMI_EN是高電平時(shí)，每一初 始化寫操作被執(zhí)行。該讀/寫信號(hào)SMI_data_Rd_Wr在地址階段和數(shù)據(jù)階段中保持高電平。 相應(yīng)地，根據(jù)具有高電平的讀/寫信號(hào)SMI_data_Rd_Wr，寫電路30的輸入驅(qū)動(dòng)器35被使能 并且讀電路40的輸出驅(qū)動(dòng)器53被禁止。當(dāng)具有高電平的讀/寫信號(hào)SMI_data_Rd_Wr從MAC 12輸入到PHY 14的第一 AND 門31時(shí)，第一 AND門31輸出具有高電平的輸出信號(hào)。圖5的檢測(cè)電路60的鎖存電路61響應(yīng)于具有高電平的初始化使能信號(hào)SMI_EN 和時(shí)鐘信號(hào)PCLK，通過具有低電平的輸出端Q輸出一個(gè)具有低電平的信號(hào)到第三反相器63 的輸入端。第四AND門65根據(jù)具有高電平的初始化使能信號(hào)SMI_EN和第三反相器63的 具有高電平的輸出信號(hào)，輸出具有高電平的檢測(cè)信號(hào)DET。第一 OR門33響應(yīng)于第一 AND門 31的具有高電平的輸出信號(hào)、具有高電平的檢測(cè)信號(hào)DET和具有低電平的正常發(fā)送操作使 能信號(hào)ΝΤ0Ε，輸出具有高電平的輸出信號(hào)。連接到數(shù)據(jù)總線DATA[7:0]的輸入驅(qū)動(dòng)器35響應(yīng)于第一 OR門35的具有高電平 的輸出信號(hào)而被使能。因此，該輸入驅(qū)動(dòng)器35可以將通過數(shù)據(jù)總線DATA[7:0]輸入的寫地 址WRITE ADDRl發(fā)送給第一多路分解器39。第二 OR門37可以響應(yīng)于第一 AND門31的具 有高電平的輸出信號(hào)和具有高電平的檢測(cè)信號(hào)DET而輸出具有高電平的寫使能信號(hào)WE。第一多路分解器39可以響應(yīng)于具有高電平的寫使能信號(hào)TO而將從輸入驅(qū)動(dòng)器35 輸出的寫地址WRITE ADDRl發(fā)送給PHY寄存器70。依據(jù)實(shí)施例，寫電路30可進(jìn)一步包括譯 碼器(未示出)，用于譯碼從第一多路分解器39輸出的寫地址WRITE ADDRl0接著，可以如下說明初始化寫操作的數(shù)據(jù)階段。由于圖5的檢測(cè)電路60的鎖存電路61響應(yīng)于時(shí)鐘信號(hào)PCLK而輸出具有高電平的 信號(hào)給第三反相器63的輸入端，所以第四AND門65可以響應(yīng)于具有高電平的初始化使能 信號(hào)SMI_EN和第三反相器63的具有低電平的輸出信號(hào)而輸出具有低電平的檢測(cè)信號(hào)DET。第一 OR門33響應(yīng)于第一 AND門31的具有高電平的輸出信號(hào)、具有低電平的檢測(cè) 信號(hào)DET和具有低電平的正常發(fā)送操作使能信號(hào)ΝΤ0Ε，輸出具有高電平的輸出信號(hào)。隨后， 響應(yīng)于第一 OR門33的具有高電平的輸出信號(hào)，輸入驅(qū)動(dòng)器35被使能。輸入驅(qū)動(dòng)器35可 以將通過數(shù)據(jù)總線DATA[7:0]輸入的寫數(shù)據(jù)WRITE DATAl發(fā)送給第一多路分解器39。第二 OR門37響應(yīng)于第一 AND門31的具有高電平的輸出信號(hào)和具有低電平的檢 測(cè)信號(hào)DET，輸出具有高電平的寫使能信號(hào)TO到第一多路分解器39。第一多路分解器39可以響應(yīng)于具有高電平的寫使能信號(hào)WE，將通過輸入驅(qū)動(dòng)器35輸入的寫數(shù)據(jù)WRITE DATAl發(fā)送給PHY寄存器70。依據(jù)實(shí)施例，寫電路30可進(jìn)一步包 括寫驅(qū)動(dòng)器(未示出)，用于寫入寫數(shù)據(jù)WRITEDATA1到由寫地址WRITE ADDRl指定的PHY 寄存器70上。輸入驅(qū)動(dòng)器35和輸出驅(qū)動(dòng)器53可以被分別實(shí)施為緩沖電路，其為發(fā)送控制 電路的一個(gè)實(shí)例。如圖6所示，可分別在時(shí)鐘信號(hào)PCLK的一個(gè)周期tMP或一個(gè)時(shí)鐘周期中執(zhí)行地址 階段和數(shù)據(jù)階段。因此，可以在時(shí)鐘信號(hào)PCLK的兩個(gè)周期2*taKP或兩個(gè)時(shí)鐘周期中執(zhí)行第 一初始化寫操作。
參見圖2和6，為執(zhí)行圖2中所示的串行寫操作在MAC和PHY中消耗的時(shí)鐘信號(hào) PCLK的時(shí)鐘周期是19個(gè)時(shí)鐘周期，而為執(zhí)行依據(jù)本發(fā)明實(shí)施例的初始化寫操作在MAC 12 和PHY 14中消耗的時(shí)鐘信號(hào)PCLK的時(shí)鐘周期是2個(gè)時(shí)鐘周期。因此，與利用圖2中所示 的MAC-PHY接口連接方法在MAC和PHY中消耗的功率相比，利用本發(fā)明的MAC-PHY接口連 接方法在MAC 12和PHY 14中消耗的功率大大減少。此外，與利用圖2中所示的MAC-PHY接口連接方法的系統(tǒng)的存取時(shí)間相比，利用依據(jù)本發(fā)明實(shí)施例的MAC-PHY接口連接方法的系統(tǒng)10中用于訪問PHY寄存器的存取時(shí)間大 大減少。因此，與利用圖2中所示的MAC-PHY接口連接方法的系統(tǒng)的PHY引導(dǎo)時(shí)間相比，用 于初始化PHY寄存器70的PHY 14的引導(dǎo)時(shí)間大大減少。由于在初始化操作的地址階段和數(shù)據(jù)階段中通過數(shù)據(jù)總線DATA[7:0]并行傳輸 寫地址WRITE ADDRl和寫數(shù)據(jù)WRITE DATA1，所以MAC 12和PHY14各自不需要串并轉(zhuǎn)換器 和并串轉(zhuǎn)換器。由于不包含像串并轉(zhuǎn)換器和并串轉(zhuǎn)換器這樣的邏輯，所以MAC 12和PHY 14 可以具有縮減的尺寸。因此，通過消減像串并轉(zhuǎn)換器和并串轉(zhuǎn)換器這樣的邏輯，MAC 12和 PHY 14的門計(jì)算減少了。此外，由于消減了 MAC 12和PHY 14中的邏輯，所以MAC 12和PHY 14中消耗的功率減少了。如圖6中所示，當(dāng)連續(xù)執(zhí)行兩個(gè)初始化寫操作時(shí)，第一初始化寫操作和第二初始 化寫操作之間需要一個(gè)時(shí)鐘周期的周轉(zhuǎn)時(shí)間。在該周轉(zhuǎn)時(shí)間內(nèi)，初始化使能信號(hào)SMI_EN是 低電平的。在每個(gè)初始化寫操作完成后，MAC 12輸出具有低電平的初始化使能信號(hào)SMI_EN 至IJPHY 14，以向PHY 14指示每個(gè)初始化寫操作已完成。由于第二初始化寫操作和第一初始 化寫操作基本上相同，所以可以如下簡(jiǎn)單說明。在地址階段中，在時(shí)鐘信號(hào)PCLK的一個(gè)周期內(nèi)，從MAC 12輸出的寫地址WRITE ADDR2被發(fā)送給PHY寄存器70，在數(shù)據(jù)階段中，在時(shí)鐘信號(hào)PCLK的一個(gè)周期內(nèi)，從MAC 12 輸出的寫數(shù)據(jù)WRITE DATA2被寫入由寫地址WRITE ADDR2指定的PHY寄存器70上。圖7圖解了利用包括圖4所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化操 作的時(shí)序圖的另一示例實(shí)施例。圖7圖解了兩個(gè)初始化操作的時(shí)序圖，即連續(xù)執(zhí)行的初始 化寫操作和初始化讀操作。存在用于向PHY 14指示初始化寫操作的終止的周轉(zhuǎn)時(shí)間。該 周轉(zhuǎn)時(shí)間對(duì)應(yīng)時(shí)鐘信號(hào)PCLK的一個(gè)周期。由于圖7中所示的初始化寫操作基本上和圖6中所示的初始化寫操作相同，所以 略去對(duì)其的說明。因此，參見圖3、4、5和7，如下說明初始化讀操作。當(dāng)初始化使能信號(hào)SMI_ EN是高電平時(shí)，執(zhí)行初始化讀操作。在地址階段和數(shù)據(jù)階段中的讀/寫信號(hào)SMI_data_Rd_ Wr具有低電平。首先，可以如下說明在地址階段中的PHY 14的操作。寫電路30的輸入驅(qū)動(dòng)器35 響應(yīng)于具有高電平的檢測(cè)信號(hào)DET而被使能，讀電路40的輸出驅(qū)動(dòng)器53響應(yīng)于具有高電 平的檢測(cè)信號(hào)DET而被禁止。然而，在數(shù)據(jù)階段中，寫電路30的輸入驅(qū)動(dòng)器35響應(yīng)于具有 低電平的檢測(cè)信號(hào)DET而被禁止，而讀電路40的輸出驅(qū)動(dòng)器53響應(yīng)于具有低電平的檢測(cè) 信號(hào)DET而被使能。第一 AND門31的輸出信號(hào)是低電平。具有低電平的讀/寫信號(hào)SMI_data_Rd_Wr 被輸入到第一反相器41的輸入端。因此，響應(yīng)于具有高電平的初始化使能信號(hào)SMI_EN和第一反相器41的具有高電平的輸出信號(hào)，第二 AND門43輸出具有高電平的輸出信號(hào)。響應(yīng)于讀/寫信號(hào)SMI_data_Rd_Wr和時(shí)鐘信號(hào)PCLK，圖5中的檢測(cè)電路60的鎖存電路61輸 出具有低電平的信號(hào)，并且連接鎖存電路61的輸出端Q的第三反相器63輸出具有高電平 的信號(hào)。因此，第四AND門65輸出具有高電平的檢測(cè)信號(hào)DET。響應(yīng)于第一 AND門31的具有低電平的輸出信號(hào)、具有高電平的檢測(cè)信號(hào)DET和具 有低電平的正常發(fā)送操作使能信號(hào)ΝΤ0Ε，寫電路30的第一 OR門33輸出具有高電平的信 號(hào)。響應(yīng)于第一 OR門33的具有高電平的信號(hào)而被激活的輸入驅(qū)動(dòng)器35可以將通過數(shù)據(jù) 總線DATA[7:0]輸入的讀地址READADDR1發(fā)送到第一多路分解器39。響應(yīng)于第一 AND門31的具有低電平的輸出信號(hào)和具有高電平的檢測(cè)信號(hào)DET，第 二 OR門37輸出具有高電平的寫使能信號(hào)TO。隨后，響應(yīng)于該具有高電平的寫使能信號(hào)WE， 第一多路分解器39可以將從輸入驅(qū)動(dòng)器35輸出的讀地址READ ADDRl發(fā)送給PHY寄存器 70。依據(jù)實(shí)施例，該寫電路30可進(jìn)一步包括譯碼器(未示出)，用于譯碼從第一多路分解器 39輸出的讀地址READ ADDRl。響應(yīng)于第二 AND門43的具有高電平的輸出信號(hào)RE和第二反相器45的具有低電 平的輸出信號(hào)，第三AND門47輸出具有低電平的信號(hào)。響應(yīng)于第三AND門47的具有低電 平的輸出信號(hào)和具有低電平的正常接收操作使能信號(hào)NR0E，第三OR門49輸出具有低電平 的信號(hào)給輸出驅(qū)動(dòng)器53。然后，該輸出驅(qū)動(dòng)器53被禁止。響應(yīng)于第二 AND門43的具有高電平的輸出信號(hào)RE，即讀使能信號(hào)，第二多路復(fù)用 器51連接第一輸入端1和輸出端。在和初始化寫操作不同的初始化讀操作的情況下，地址 階段和數(shù)據(jù)階段之間存在數(shù)據(jù)總線的周轉(zhuǎn)時(shí)間。數(shù)據(jù)總線周轉(zhuǎn)時(shí)間是將使用數(shù)據(jù)總線DATA[7:0]的所有權(quán)或權(quán)利從MAC12移交給 PHY 14所需的時(shí)間。該數(shù)據(jù)總線周轉(zhuǎn)時(shí)間最小是一個(gè)時(shí)鐘周期ltMP，最大是31個(gè)時(shí)鐘周 期31*t CLKP。
接著，以下將說明PHY 14在數(shù)據(jù)階段的操作。由于檢測(cè)電路60的鎖存電路61輸 出具有高電平的信號(hào)，所以第四AND門65輸出具有低電平的檢測(cè)信號(hào)DET。由此，響應(yīng)于第 一 OR門33的具有低電平的輸出信號(hào)，每個(gè)OR門33和37輸出具有低電平的信號(hào)，且輸入 驅(qū)動(dòng)器35被禁止。由于第二反相器45輸出具有高電平的信號(hào)，所以響應(yīng)于第二 AND門43的具有高 電平的輸出信號(hào)和第二反相器45的具有高電平的輸出信號(hào)，第三AND門47輸出具有高電 平的信號(hào)給第三OR門49。因此，輸出驅(qū)動(dòng)器53被使能。在地址階段中，響應(yīng)于具有高電平的讀使能信號(hào)RE，第二多路復(fù)用器51將由讀地 址READ ADDRl指定的從PHY寄存器70輸出的讀數(shù)據(jù)READDATA1發(fā)送給輸出驅(qū)動(dòng)器53。由 此，響應(yīng)于時(shí)鐘信號(hào)PCLK，該被使能的輸出驅(qū)動(dòng)器53可以將從第二多路復(fù)用器51輸出的讀 數(shù)據(jù)READ DATAl通過數(shù)據(jù)總線DATA[7:0]發(fā)送給MAC 12。當(dāng)初始化讀操作結(jié)束時(shí)，MAC 12通過數(shù)據(jù)線23發(fā)送具有低電平的初始化使能信 號(hào)SMI_EN給PHY 14。由此，PHY 14能夠識(shí)別出該初始化讀操作的終止。圖8圖解了利用包括圖4所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化操 作的時(shí)序圖的另一示例實(shí)施例。圖8圖解了執(zhí)行兩個(gè)初始化操作，即第一初始化讀操作和 第二初始化讀操作的時(shí)序圖。在第一初始化讀操作和第二初始化讀操作之間存在數(shù)據(jù)總線的周轉(zhuǎn)時(shí)間。數(shù)據(jù)總線周轉(zhuǎn)時(shí)間是將使用數(shù)據(jù)總線DATA[7:0]的所有權(quán)或權(quán)利由PHY 14移交到MAC 12所需的時(shí)間，且對(duì)應(yīng)于時(shí)鐘信號(hào)PCLK的一個(gè)周期。在第一初始化讀操作的地址階段中，MAC 12通過數(shù)據(jù)總線DATA[7:0]發(fā)送讀地址 READ ADDRl給PHY 14。在第一初始化讀操作的地址階段和第一初始化讀操作的數(shù)據(jù)階段 之間存在數(shù)據(jù)總線周轉(zhuǎn)時(shí)間。該數(shù)據(jù)總線周轉(zhuǎn)時(shí)間是從時(shí)鐘信號(hào)PCLK的一個(gè)周期(最小) 到31周期(最大)的時(shí)間段。在數(shù)據(jù)總線周轉(zhuǎn)時(shí)間過去后，在第一初始化讀操作的數(shù)據(jù)階段中，PHY14將從讀地 址READ ADDRl指定的PHY寄存器70中讀取的讀數(shù)據(jù)READDATA通過數(shù)據(jù)總線DATA[7:0] 發(fā)送給MAC 12。在第一初始化讀操作終止后，第二次初始化讀操作執(zhí)行之前，MAC 12在時(shí)鐘信號(hào) PCLK的一個(gè)周期中輸出具有低電平的初始化使能信號(hào)SMI_EN給PHY 14。在此，數(shù)據(jù)總線 DATA[7:0]的所有權(quán)從PHY 14轉(zhuǎn)移到MAC 12，而PHY 14識(shí)別出第一初始化讀操作的終止。 在第二初始化讀操作的地址階段中，MAC 12通過數(shù)據(jù)總線DATA [7 0]將讀地址READ ADDR2 發(fā)送到PHY14。在第二初始化讀操作的地址階段和第二初始化讀操作的數(shù)據(jù)階段之間存在 數(shù)據(jù)總線周轉(zhuǎn)時(shí)間。該數(shù)據(jù)總線周轉(zhuǎn)時(shí)間是從時(shí)鐘信號(hào)PCLK的一個(gè)周期(最小)到31周 期(最大)。在數(shù)據(jù)總線周轉(zhuǎn)時(shí)間過去后，在第二初始化讀操作的數(shù)據(jù)階段中，PHY14將從讀地 址READ ADDR2指定的PHY寄存器70中讀取的讀數(shù)據(jù)READDATA通過數(shù)據(jù)總線DATA[7:0] 發(fā)送給MAC 12。當(dāng)?shù)诙跏蓟x操作完成時(shí)，MAC 12輸出具有低電平的初始化使能信號(hào) SMI_EN給PHY 14。由此，PHY14可以識(shí)別出第二初始化讀操作的終止。圖9圖解了利用包括圖4所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化操 作的時(shí)間圖的另一實(shí)施例。圖9圖示了執(zhí)行兩個(gè)初始化操作即初始化讀操作和初始化寫操 作的時(shí)序圖。在初始化讀操作和初始化寫操作之間存在數(shù)據(jù)總線的周轉(zhuǎn)時(shí)間。數(shù)據(jù)總線周轉(zhuǎn)時(shí)間是將使用數(shù)據(jù)總線DATA[7:0]的所有權(quán)或權(quán)利由PHY14移交到 MAC 12所需的時(shí)間，且對(duì)應(yīng)于時(shí)鐘信號(hào)PCLK的一個(gè)周期。在初始化寫操作的地址階段中，享有數(shù)據(jù)總線DATA[7:0]使用權(quán)的MAC12通過該 數(shù)據(jù)總線DATA[7:0]將寫地址WRITE ADDRl發(fā)送給PHY 14。在初始化寫操作的地址階段 中，PHY 14將通過數(shù)據(jù)總線DATA[7:0]輸入的寫數(shù)據(jù)WRITE DATA寫入到由寫地址WRITE ADDRl指定的PHY寄存器70中。當(dāng)初始化寫操作結(jié)束時(shí)，MAC 12輸出具有低電平的初始化 使能信號(hào)SMI_EN給PHY 14。由此，PHY 14可以識(shí)別出初始化寫操作的終止。圖10圖解了利用圖4所示的包含PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化 操作和正常傳輸操作的時(shí)序圖的示例實(shí)施例。圖10圖示了用于說明連續(xù)執(zhí)行的初始化寫 操作、正常發(fā)送操作和初始化讀操作的時(shí)序圖。在正常發(fā)送操作中，正常發(fā)送操作使能信號(hào) NTOE是高電平，而正常接收操作使能信號(hào)NROE是低電平。為了執(zhí)行初始化寫操作和初始化讀操作，MAC 12通過管理接口 22的信號(hào)線23輸 出具有高電平的初始化使能信號(hào)SMI_EN給PHY 14，而該MAC 12通過該管理接口 22的信 號(hào)線23輸出具有低電平的初始化使能信號(hào)SMI_EN給PHY 14以執(zhí)行正常發(fā)送操作。此外， MAC 12通過控制接口 16的信號(hào)線17輸出具有高電平的讀/寫使能信號(hào)SMI_data_Rd_Wr 給PHY 14以執(zhí)行初始化寫操作，而MAC 12在初始化寫操作完成后，通過控制接口 16的信號(hào)線17輸出具有低電平的讀/寫使能信號(hào)SMI_data_Rd_Wr給PHY 14。為執(zhí)行正常發(fā)送操作，MAC 12通過控制接口 16的信號(hào)線17輸出具有高電平的發(fā)送使能信號(hào)TX_EN給PHY 14，通過控制接口 16的相應(yīng)信號(hào)線輸出具有高電平的PHY激活信 號(hào)PHY_ACTIVE給PHY 14，還通過數(shù)據(jù)接口 18輸出數(shù)據(jù)使能信號(hào)DATA_EN給PHY 14。當(dāng)數(shù) 據(jù)使能信號(hào)DATA_EN保持高電平時(shí)，MAC 12通過數(shù)據(jù)總線DATA [7 0]輸出有效載荷首部和 有效載荷數(shù)據(jù)給PHY 14。參見圖4，由于MAC 12通過管理接口 22的信號(hào)線23輸出具有低電平的初始化使 能信號(hào)SMI_EN給PHY 14，第一 AND門31輸出具有低電平的信號(hào)。此外，圖5的檢測(cè)電路 60輸出具有低電平的檢測(cè)信號(hào)DET。由于具有高電平的正常發(fā)送操作使能信號(hào)NTOE被輸 入給第一 OR門33，所以第一 OR門33輸出具有高電平的信號(hào)給輸入驅(qū)動(dòng)器35。隨后，該被 使能的輸入驅(qū)動(dòng)器35將通過數(shù)據(jù)總線DATA[7:0]輸入的有效載荷首部Payload Hdr和有 效載荷數(shù)據(jù)Payload Data發(fā)送給第一多路分解器39。響應(yīng)于第一 AND門31的具有低電平的輸出信號(hào)和具有低電平的檢測(cè)信號(hào)DET，第 二 OR門37輸出具有低電平的寫使能信號(hào)WE給第一多路分解器39。由此，該第一多路分 解器39將通過輸入驅(qū)動(dòng)器35輸入的有效載荷首部Payload Hdr和有效載荷數(shù)據(jù)Payload Data輸出到PHY 14的內(nèi)部作為正常操作寫數(shù)據(jù)N0WD。隨后，PHY 14可以通過天線將有效 載荷首部Payload Hdr和有效載荷數(shù)據(jù)Payload Data發(fā)送到外部。在此，每個(gè)AND門43和47分別輸出具有低電平的信號(hào)。由此，響應(yīng)于第三AND門 47的具有低電平的輸出信號(hào)和具有低電平的正常接收操作使能信號(hào)N0WD，第三OR門49輸 出具有低電平的信號(hào)給輸出驅(qū)動(dòng)器53。因此，該輸出驅(qū)動(dòng)器53被禁止。初始化讀操作的說 明和參見圖7到9的解釋是相同的。圖11圖解了利用包括圖4所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化 操作和正常接收操作的時(shí)序圖的另一示例實(shí)施例。圖11圖示了用于說明連續(xù)執(zhí)行的初始 化寫操作、正常接收操作和初始化讀操作的時(shí)序圖。在正常接收操作中，正常發(fā)送操作使能信號(hào)NTOE變?yōu)榈碗娖?，而正常接收操作?能信號(hào)NROE變?yōu)楦唠娖?。為了?zhí)行初始化寫操作和初始化讀操作，MAC 12通過管理接口 22的信號(hào)線23輸出具有高電平的初始化使能信號(hào)SMI_EN給PHY 14，而MAC 12通過管理 接口 22的信號(hào)線輸出具有低電平的初始化使能信號(hào)SMI_EN給PHY 14，以執(zhí)行正常接收操作。此外，為執(zhí)行初始化寫操作，MAC 12通過控制接口 16的信號(hào)線17輸出具有高電 平的讀/寫使能信號(hào)SMI_data_Rd_Wr給PHY 14，且在初始化寫操作完成后，MAC 12通過控 制接口 16的信號(hào)線17輸出具有低電平的讀/寫使能信號(hào)SMI_data_Rd_Wr給PHY 14。為執(zhí)行正常接收操作，MAC 12通過控制接口 16的信號(hào)線17輸出具有低電平的發(fā) 送使能信號(hào)TX_EN給PHY14，通過控制接口 16的相應(yīng)信號(hào)線輸出具有高電平的PHY激活信 號(hào)PHY_ACTIVE給PHY 14，還通過數(shù)據(jù)接口 18的相應(yīng)信號(hào)線輸出數(shù)據(jù)使能信號(hào)DATA_EN給 PHY 14。當(dāng)該數(shù)據(jù)使能信號(hào)DATA_EN保持高電平時(shí)，該MAC 12可通過數(shù)據(jù)總線DATA[7:0] 從PHY 14接收有效載荷首部和有效載荷數(shù)據(jù)。參見圖4，由于MAC 12通過管理接口 22的信號(hào)線23輸出具有低電平的初始化使 能信號(hào)SMI_EN給PHY 14，第一 AND 31門輸出具有低電平的信號(hào)。此外，圖5的檢測(cè)電路60輸出具有低電平的檢測(cè)信號(hào)DET。輸入驅(qū)動(dòng)器35響應(yīng)于第一 OR門33的具有低電平的輸出信號(hào)而被禁止。第二多路分解器51響應(yīng)于第二 AND門43的輸出信號(hào)而發(fā)送正常操作讀數(shù)據(jù)NORD 到輸出驅(qū)動(dòng)器53，其中，所述正常操作讀數(shù)據(jù)是從PHY 14的內(nèi)部或外部發(fā)送的。由于正常 接收操作使能信號(hào)NROE是高電平，所以第三OR門49輸出具有高電平的信號(hào)給輸出驅(qū)動(dòng)器 53。該被使能的輸出驅(qū)動(dòng)器53將通過第二多路分解器51輸入的正常操作讀數(shù)據(jù)NORD (即 有效載荷首部Payload Hdr和有效載荷數(shù)據(jù))通過數(shù)據(jù)總線DATA [7:0]發(fā)送給MAC 12。圖12圖解了示出圖3所示的PHY的另一示例實(shí)施例的方框圖。參見圖3和12，系 統(tǒng)10可以包含MAC 12、PHY 14、被連接在MAC12和PHY14之間以連接接口信號(hào)的MAC-PHY 接口 15。PHY 14包括寫電路30、讀電路40和PHY寄存器70。參照?qǐng)D3、6和12，在初始化寫操作的地址階段中，寫電路30接收和譯碼通過數(shù)據(jù) 總線DATA[7:0]輸入的寫地址WRITE ADDRl0在初始化寫操作的數(shù)據(jù)階段中，該寫電路30 將通過數(shù)據(jù)總線DATA[7:0]輸入的寫數(shù)據(jù)WRITEDATA1寫入到由經(jīng)譯碼的寫地址指定的PHY 寄存器70中。圖13示出了利用包括圖12所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化 操作的時(shí)序圖的示例實(shí)施例。圖13是用于說明連續(xù)執(zhí)行的第一初始化讀操作和第二初始 化讀操作的時(shí)序圖。在第一初始化讀操作和第二初始化讀操作之間存在數(shù)據(jù)總線的周轉(zhuǎn)時(shí) 間。可參照附圖3、12和13如下解釋第一初始化讀操作。當(dāng)初始化使能信號(hào)SMI_EN是高電平時(shí)，執(zhí)行第一初始化讀操作。正常發(fā)送操作使 能信號(hào)NTOE和正常接收操作使能信號(hào)NROE是低電平。首先，如下說明在地址階段中PHY 14的操作。讀/寫信號(hào)SMI_data_Rd_Wr是高 電平。依據(jù)具有高電平的讀/寫信號(hào)SMI_data_Rd_Wr，寫電路30的輸入驅(qū)動(dòng)器35被使能， 并且讀電路40的輸出驅(qū)動(dòng)器53被禁止。當(dāng)具有高電平的讀/寫信號(hào)SMI_data_Rd_Wr被 從MAC 12輸入到PHY 14的第一 AND門31時(shí)，該第一 AND門31輸出具有高電平的寫使能 信號(hào)WE，第二 AND門43輸出具有低電平的讀使能信號(hào)RE。由于具有高電平的寫使能信號(hào)TO被輸入到第一 OR門80，所以該第一 OR門80輸 出具有高電平的信號(hào)給輸入驅(qū)動(dòng)器35。由此，該輸入驅(qū)動(dòng)器35將通過數(shù)據(jù)總線DATA[7:0] 輸入的讀地址READ ADDRl發(fā)送給第一多路分解器39。響應(yīng)于具有高電平的寫使能信號(hào)TO，第一多路分解器39可以將讀地址READ ADDRl發(fā)送給PHY寄存器70。依照實(shí)施例，寫電路30可進(jìn)一步包括譯碼器(未示出)，用 于譯碼從第一多路分解器39輸出的讀地址READADDR1。在地址階段和數(shù)據(jù)階段之間存在 數(shù)據(jù)總線的周轉(zhuǎn)時(shí)間。數(shù)據(jù)總線的周轉(zhuǎn)時(shí)間從時(shí)鐘信號(hào)PCLK的一個(gè)周期到時(shí)鐘信號(hào)PCLK 的31個(gè)周期。在數(shù)據(jù)總線的周轉(zhuǎn)時(shí)間內(nèi)，使用數(shù)據(jù)總線DATA[7:0]的所有權(quán)或權(quán)利從MAC 12移交給PHY 14。隨后，可以如下解釋在數(shù)據(jù)階段中PHY 14的操作。讀/寫信號(hào)SMI_data_Rd_Wr 是低電平。依據(jù)具有低電平的讀/寫信號(hào)SMI_data_Rd_Wr，寫電路30的輸入驅(qū)動(dòng)器35被 禁止，并且讀電路40的輸出驅(qū)動(dòng)器53被使能。當(dāng)具有低電平的讀/寫信號(hào)SMI_data_Rd_Wr從MAC 12輸入到PHY 14的第一 AND 門31時(shí)，該第一 AND門31輸出具有低電平的寫使能信號(hào)WE，而第二 AND門43輸出具有高電平的讀使能信號(hào)RE。由于具有高電平的讀使能信號(hào)RE被輸入給第二多路分解器51，所 以由讀地址READ ADDRl指定的從PHY寄存器70輸出的讀數(shù)據(jù)被發(fā)送給輸出驅(qū)動(dòng)器53。由 于具有高電平的讀使能信號(hào)RE被輸入到第二 OR門82，所以該第二 OR門82輸出具有高電 平的信號(hào)給該輸出驅(qū)動(dòng)器53。由此，該輸出驅(qū)動(dòng)器53通過數(shù)據(jù)總線DATA[7:0]將從第二多 路分解器51發(fā)送的讀數(shù)據(jù)READ DATAl發(fā)送給MAC12。在第一初始化讀操作完成后，MAC 12通過信號(hào)線23在時(shí)鐘信號(hào)PCLK的一個(gè)周期 內(nèi)發(fā)送具有低電平的初始化使能信號(hào)SMI_EN給PHY 14。該具有低電平的初始化使能信號(hào) SMI_EN可執(zhí)行指示第一初始化讀操作的終止的功能。時(shí)鐘信號(hào)PCLK的一個(gè)周期被稱為數(shù) 據(jù)總線周轉(zhuǎn)時(shí)間。在數(shù)據(jù)總線周轉(zhuǎn)時(shí)間內(nèi)，使用數(shù)據(jù)總線DATA[7:0]的所有權(quán)或權(quán)利從PHY 14移交給MAC 12。和第一初始化讀操作一樣執(zhí)行第二初始化讀操作。因此，此處省去對(duì)其 的詳細(xì)描述。圖14示出了利用包括圖12所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化 操作和正常發(fā)送操作的時(shí)序圖的示例實(shí)施例。圖14是用于說明連續(xù)執(zhí)行的初始化寫操作、 正常發(fā)送操作和初始化讀操作的時(shí)序圖。參見圖12和14，在正常發(fā)送操作中，正常發(fā)送操作使能信 號(hào)NTOE變?yōu)楦唠娖?，?正常接收操作使能信號(hào)NROE變?yōu)榈碗娖?。?dāng)初始化使能信號(hào)SMI_EN和讀/寫信號(hào)SMI_ data_Rd_Wr分別是高電平時(shí)，初始化寫操作被執(zhí)行。當(dāng)初始化使能信號(hào)SMI_EN是低電平 時(shí)，通過控制接口 16的信號(hào)線17輸入的發(fā)送使能信號(hào)TX_EN是高電平，而PHY激活信號(hào) PHY_ACTIVE和數(shù)據(jù)使能信號(hào)DATA_EN分別是高電平，執(zhí)行正常發(fā)送操作。參見圖12，由于具有高電平的正常發(fā)送操作使能信號(hào)NTOE被輸入到第一 OR門 33，該第一 OR門33輸出具有高電平的信號(hào)給輸入驅(qū)動(dòng)器35。因此，該被使能的輸入驅(qū)動(dòng)器 35將通過數(shù)據(jù)總線DATA[7:0]輸入的有效載荷首部Payload Hdr和有效載荷數(shù)據(jù)Payload Data輸出給第一多路分解器39。響應(yīng)于第一 AND門31的具有低電平的輸出信號(hào)WE，該第一多路分解器39將通過 輸入驅(qū)動(dòng)器35輸入的有效載荷首部Payload Hdr和有效載荷數(shù)據(jù)Payload Data輸出到 PHY 14的內(nèi)部作為正常操作寫數(shù)據(jù)N0WD。由此，該P(yáng)HY 14可以通過天線將有效載荷首部 和有效載荷數(shù)據(jù)發(fā)送到外部。圖14中所示的初始化讀操作和參見圖13中說明的初始化讀操作相同，因此此處 略去對(duì)其的解釋。圖15示出了利用包括圖12所示的PHY的系統(tǒng)的MAC-PHY接口連接方法的初始化 操作和正常接收操作的時(shí)序圖的示例實(shí)施例。圖15是用于說明連續(xù)執(zhí)行的初始化寫操作、 正常接收操作和初始化讀操作的時(shí)序圖。參見圖12和15，在正常接收操作中，正常發(fā)送操作使能信號(hào)NTOE變?yōu)榈碗娖剑?正常接收操作使能信號(hào)NROE變?yōu)楦唠娖健．?dāng)初始化使能信號(hào)SMI_EN和讀/寫信號(hào)SMI_ data_Rd_ffr分別為高電平時(shí)，該初始化寫操作被執(zhí)行。當(dāng)初始化使能信號(hào)SMI_EN和通過 控制接口 16的信號(hào)線17輸入的發(fā)送使能信號(hào)TX_EN分別為低電平時(shí)，并且PHY激活信號(hào) PHY_ACTIVE和數(shù)據(jù)使能信號(hào)DATA_EN分別為高電平時(shí)，執(zhí)行正常接收操作。參見圖12和15，響應(yīng)于第一 AND門31的具有低電平的輸出信號(hào)WE和具有低電平 的正常發(fā)送操作使能信號(hào)ΝΤ0Ε，第一 OR門33發(fā)送具有低電平的信號(hào)給輸入驅(qū)動(dòng)器35。由此，輸入驅(qū)動(dòng)器35被禁用。該第二 AND門43輸出具有低電平的讀使能信號(hào)RE。隨后，第二多路分解器51將從PHY 14的內(nèi)部或外部輸入的有效載荷首部和有效 載荷數(shù)據(jù)發(fā)送給輸出驅(qū)動(dòng)器53。由于具有高電平的正常接收操作使能信號(hào)NROE被輸入到 第一 OR門33，所以該第一 OR門33輸出具有高電平的信號(hào)給輸出驅(qū)動(dòng)器53。由此，該被使 能的輸出驅(qū)動(dòng)器53通過數(shù)據(jù)總線DATA [7:0]將從第二多路分解器51發(fā)送的有效載荷首部 和有效載荷數(shù)據(jù)發(fā)送給MAC 12。圖15所示的初始化讀操作和參見圖13所述的初始化讀操作相同，故在此省略對(duì) 其的解釋。由于依據(jù)本發(fā)明實(shí)施例的系統(tǒng)中包含的MAC和PHY不包括像串并轉(zhuǎn)換器和并串轉(zhuǎn) 換器這樣的邏輯，所以可分別縮減MAC和PHY的尺寸。由于依據(jù)本發(fā)明實(shí)施例的MAC和PHY 各自不包括這樣的邏輯，所以可以縮減門計(jì)算。由于依據(jù)本發(fā)明實(shí)施例的MAC和PHY各自 不包括這樣的邏輯，所以可以減少功率消耗。在利用依據(jù)本發(fā)明實(shí)施例的接口連接方法和接口的情況下，可分別在時(shí)鐘信號(hào)的 一個(gè)周期內(nèi)執(zhí)行地址階段和數(shù)據(jù)階段，因此可以縮減存取PHY寄存器的存取時(shí)間。雖然已示出和描述了本總的發(fā)明構(gòu)思的一些實(shí)施例，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理 解，可以在不脫離本總的發(fā)明構(gòu)思的原理和精神的情況下對(duì)這些實(shí)施例進(jìn)行修改，其中本 總的發(fā)明構(gòu)思的范圍在所附權(quán)利要求及其等價(jià)內(nèi)容中限定。
權(quán)利要求
一種媒介訪問控制(MAC)-物理層(PHY)接口連接方法，包括在地址階段中，由所述MAC通過并行數(shù)據(jù)總線將PHY寄存器地址發(fā)送到所述PHY；和在數(shù)據(jù)階段中，由所述MAC通過所述并行數(shù)據(jù)總線將寫數(shù)據(jù)發(fā)送到所述PHY，或由所述MAC通過所述并行數(shù)據(jù)總線接收從所述PHY輸出的讀數(shù)據(jù)。
2.如權(quán)利要求1中的方法，其中，所述MAC在兩個(gè)時(shí)鐘周期內(nèi)將所述PHY寄存器地址和 所述寫數(shù)據(jù)發(fā)送給所述PHY。
3.一種媒介訪問控制(MAC)-物理層(PHY)接口連接方法，包括在地址階段中，由所述PHY通過并行數(shù)據(jù)總線接收從所述MAC輸出的PHY寄存器地址；和。在數(shù)據(jù)階段中，由所述PHY通過所述并行數(shù)據(jù)總線接收從所述MAC輸出的寫數(shù)據(jù)，或由 所述PHY通過所述并行數(shù)據(jù)總線將讀數(shù)據(jù)發(fā)送給所述MAC。
4.如權(quán)利要求3中的方法，其中，由所述PHY向所述MAC發(fā)送讀數(shù)據(jù)的步驟發(fā)生在一個(gè) 單獨(dú)的時(shí)鐘周期內(nèi)。
5.如權(quán)利要求3中的方法，其中，由PHY通過并行數(shù)據(jù)總線發(fā)送讀數(shù)據(jù)給MAC的步驟在 周轉(zhuǎn)時(shí)間過去后通過所述并行數(shù)據(jù)總線將所述讀數(shù)據(jù)發(fā)送給所述MAC。
6.如權(quán)利要求5中的方法，其中，所述周轉(zhuǎn)時(shí)間小于或等于31個(gè)時(shí)鐘周期。
7.一種半導(dǎo)體器件，包括 寄存器；和寫電路，被配置成在數(shù)據(jù)階段中，將通過并行數(shù)據(jù)總線輸入的寫數(shù)據(jù)寫入到由在地址 階段中通過該并行數(shù)據(jù)總線輸入的寫地址指定的所述寄存器的第一存儲(chǔ)區(qū)內(nèi)。
8.如權(quán)利要求7中的半導(dǎo)體器件，其中，該寫地址和該寫數(shù)據(jù)是分別從所述MAC輸出的。
9.如權(quán)利要求7中的半導(dǎo)體器件，其中，該地址階段和該數(shù)據(jù)階段均分別在一個(gè)時(shí)鐘 周期內(nèi)被執(zhí)行。
10.如權(quán)利要求7中的半導(dǎo)體器件，其中，該寫電路包括 第一邏輯門，被配置成接收初始化使能信號(hào)和讀/寫信號(hào)；發(fā)送控制電路，被配置成響應(yīng)于該第一邏輯門的輸出信號(hào)，而控制通過該并行數(shù)據(jù)總 線輸入的信號(hào)的發(fā)送；和多路分解器，被配置成為響應(yīng)于該第一邏輯門的輸出信號(hào)，而發(fā)送該發(fā)送控制電路的 輸出信號(hào)給該寄存器或內(nèi)部電路。
11.如權(quán)利要求10中的半導(dǎo)體器件，其中，該寫電路進(jìn)一步包括第二邏輯門，被配置 成響應(yīng)于該第一邏輯門的輸出信號(hào)和正常發(fā)送操作使能信號(hào)，而控制該發(fā)送控制電路的操 作。
12.如權(quán)利要求7中的半導(dǎo)體器件，進(jìn)一步包括讀電路，被配置成在數(shù)據(jù)階段中讀取 存儲(chǔ)在于地址階段中通過該并行數(shù)據(jù)總線輸入的讀地址指定的所述寄存器的第二存儲(chǔ)區(qū) 內(nèi)的數(shù)據(jù)，且通過該并行數(shù)據(jù)總線發(fā)送該讀數(shù)據(jù)到外部設(shè)備。
13.如權(quán)利要求12中的半導(dǎo)體器件，其中，該外部設(shè)備是MAC，其中該讀地址是從該MAC 輸出的，以及其中該讀數(shù)據(jù)被發(fā)送給該MAC。
14.如權(quán)利要求12中的半導(dǎo)體器件，其中，該讀電路包括第一邏輯門，被配置成接收初始化使能信號(hào)和讀/寫信號(hào)；多路分解器，被配置成響應(yīng)于該第一邏輯門的輸出信號(hào)，而控制該讀數(shù)據(jù)或從內(nèi)部電 路輸出的數(shù)據(jù)的發(fā)送；和發(fā)送控制電路，被配置成響應(yīng)于該第一邏輯門的輸出信號(hào)，而控制該多路分解器的輸 出信號(hào)到該并行數(shù)據(jù)總線的發(fā)送。
15.如權(quán)利要求14中的半導(dǎo)體器件，其中，該讀電路進(jìn)一步包括第二邏輯電路，被配 置成響應(yīng)于該第一邏輯門的輸出信號(hào)和正常接收操作使能信號(hào)，而控制該發(fā)送控制電路的 操作。
16.如權(quán)利要求13中的半導(dǎo)體器件，其中，該讀電路進(jìn)一步包括反相器，被配置成將 該讀/寫信號(hào)取反，并發(fā)送經(jīng)取反的讀/寫信號(hào)給該第一邏輯門。
17.一種媒介訪問控制(MAC)-物理層(PHY)接口，包括并行數(shù)據(jù)總線，被配置成在地址階段中將從所述MAC輸出的地址發(fā)送給所述PHY，以及 在數(shù)據(jù)階段中將從該MAC輸出的寫數(shù)據(jù)發(fā)送給該P(yáng)HY或?qū)脑揚(yáng)HY輸出的讀數(shù)據(jù)發(fā)送給該 MAC ；禾口第一信號(hào)線，被配置成將從該MAC輸出的讀/寫信號(hào)發(fā)送給該P(yáng)HY。
18.如權(quán)利要求17中的接口，進(jìn)一步包括第二信號(hào)線，被配置成向所述PHY發(fā)送從該 MAC輸出并指示初始化操作或正常操作的初始化使能信號(hào)。
19.如權(quán)利要求17中的接口，其中，該地址階段和該數(shù)據(jù)階段分別在一個(gè)時(shí)鐘周期內(nèi) 被執(zhí)行。
20.一種系統(tǒng)，包括媒介訪問控制(MAC)，被配置成輸出地址、讀/寫信號(hào)、初始化使能信號(hào)和寫數(shù)據(jù)；物理層(PHY)，被配置成輸出讀數(shù)據(jù)；和接口，連接于該MAC和該P(yáng)HY之間，其中該接口包括并行數(shù)據(jù)總線，被配置成在地址階段中將該地址發(fā)送給所述PHY，和在數(shù)據(jù)階段中將寫 數(shù)據(jù)發(fā)送給該P(yáng)HY或?qū)⒆x數(shù)據(jù)發(fā)送給該MAC ；和第一信號(hào)線，被配置成發(fā)送讀/寫信號(hào)給該P(yáng)HY。
21.如權(quán)利要求20中的系統(tǒng)，進(jìn)一步包括第二信號(hào)線，被配置成發(fā)送該初始化使能信 號(hào)給該P(yáng)HY。
22.如權(quán)利要求20中的系統(tǒng)，其中，該MAC在兩個(gè)時(shí)鐘周期內(nèi)發(fā)送該地址和該寫數(shù)據(jù)給 該 PHY。
23.如權(quán)利要求20中的系統(tǒng)，其中，該P(yáng)HY在一個(gè)時(shí)鐘周期內(nèi)發(fā)送該讀數(shù)據(jù)給該MAC。
24.如權(quán)利要求20中的系統(tǒng)，其中，在初始化讀操作期間，該P(yáng)HY在一周轉(zhuǎn)時(shí)間過去后 的一個(gè)時(shí)鐘周期內(nèi)發(fā)送該讀數(shù)據(jù)給該MAC。
25.如權(quán)利要求20中的系統(tǒng)，其中，該P(yáng)HY包括寄存器；和寫電路，被配置成在數(shù)據(jù)階段中，將該寫數(shù)據(jù)寫入到由該地址指定的寄存器的第一存 儲(chǔ)區(qū)內(nèi)。
26.如權(quán)利要求25中的系統(tǒng)，其中，該P(yáng)HY進(jìn)一步包括讀電路，被配置成在數(shù)據(jù)階段中讀取和發(fā)送存儲(chǔ)在由該地址指定的寄存器的第二存儲(chǔ)區(qū)中的讀數(shù)據(jù)到MAC。
27.一種在寫操作期間的媒介訪問控制(MAC)的信號(hào)處理方法，包括在一時(shí)鐘信號(hào)的第一周期內(nèi)，通過并行數(shù)據(jù)總線發(fā)送寫地址到物理層(PHY)；并且在該時(shí)鐘信號(hào)的第二周期內(nèi)，通過該并行數(shù)據(jù)總線發(fā)送寫數(shù)據(jù)到所述PHY。
28.—種在讀操作期間的物理層(PHY)的信號(hào)處理方法，包括在一時(shí)鐘信號(hào)的一個(gè)周期內(nèi)，通過并行數(shù)據(jù)總線接收從MAC輸出的讀地址；并且在數(shù)據(jù)總線周轉(zhuǎn)時(shí)間過去后的時(shí)鐘信號(hào)的一個(gè)周期內(nèi)，通過該并行數(shù)據(jù)總線將從由該 讀地址指定的寄存器輸出的讀數(shù)據(jù)發(fā)送到該MAC。
29.如權(quán)利要求28中的方法，其中，該數(shù)據(jù)總線周轉(zhuǎn)時(shí)間從時(shí)鐘信號(hào)的一個(gè)周期到時(shí) 鐘信號(hào)的31個(gè)周期。
30.一種在接口上傳遞在媒介訪問控制器(MAC)和物理層(PHY)之間的信號(hào)的方法，所 述接口包括并行數(shù)據(jù)總線，用于在該MAC和該P(yáng)HY之間并行傳輸數(shù)據(jù)信號(hào)，該方法包括通過在該MAC上在該并行數(shù)據(jù)總線上并行提供PHY寄存器地址以及在串行控制信號(hào)線 上提供控制信號(hào)來(lái)請(qǐng)求PHY寄存器事務(wù)，而在該MAC上啟動(dòng)PHY寄存器事務(wù)，該P(yáng)HY寄存器 事務(wù)包括PHY寄存器寫操作和PHY寄存器讀操作中的一個(gè)；如果該控制信號(hào)請(qǐng)求PHY寄存器寫操作，則接下來(lái)該MAC在該并行數(shù)據(jù)總線上并行提 供PHY寄存器數(shù)據(jù)信號(hào)，以編程具有該P(yáng)HY寄存器地址的PHY寄存器；和如果該控制信號(hào)請(qǐng)求PHY寄存器讀操作，則接下來(lái)該P(yáng)HY在該并行數(shù)據(jù)總線上對(duì)具有 該P(yáng)HY寄存器地址的PHY寄存器并行提供PHY寄存器數(shù)據(jù)信號(hào)。
31.如權(quán)利要求30中的方法，其中，如果控制信號(hào)請(qǐng)求PHY寄存器寫操作，則該MAC進(jìn) 一步在該串行控制線上提供數(shù)據(jù)控制信號(hào)以指示在該并行數(shù)據(jù)總線上的PHY寄存器數(shù)據(jù) 信號(hào)的可用性。
32.如權(quán)利要求30中的方法，其中，如果控制信號(hào)請(qǐng)求PHY寄存器讀操作，則該P(yáng)HY進(jìn) 一步在該串行控制線上提供數(shù)據(jù)控制信號(hào)以指示在該并行數(shù)據(jù)總線上的PHY寄存器數(shù)據(jù) 信號(hào)的可用性。
33.如權(quán)利要求30中的方法，其中，該控制信號(hào)包括同步位，其指示PHY寄存器事務(wù)的 啟動(dòng)，以及其中由該MAC提供的另一控制信號(hào)指示該啟動(dòng)的PHY寄存器事務(wù)是PHY寄存器 讀操作還是PHY寄存器寫操作。
34.如權(quán)利要求30中的方法，其中，該P(yáng)HY寄存器地址包括8位，而該并行數(shù)據(jù)總線是 8位寬。
35.如權(quán)利要求30中的方法，其中，該P(yáng)HY寄存器數(shù)據(jù)包括8位，而該并行數(shù)據(jù)總線是 8位寬。
36.一種數(shù)據(jù)傳輸系統(tǒng)，包括在接口上傳遞信號(hào)的媒介訪問控制器(MAC)和物理層 (PHY)，包括并行數(shù)據(jù)總線，用于在該MAC和該P(yáng)HY之間并行傳輸數(shù)據(jù)信號(hào)；串行控制線，用于在該MAC和該P(yáng)HY之間傳輸控制信號(hào)；和控制器，被配置成通過在該MAC上在該并行數(shù)據(jù)總線上并行提供PHY寄存器地址和在 該串行控制信號(hào)線上提供控制信號(hào)來(lái)請(qǐng)求PHY寄存器事務(wù)，而在該MAC上啟動(dòng)PHY寄存器 事務(wù)，該P(yáng)HY寄存器事務(wù)包括PHY寄存器寫操作和PHY寄存器讀操作中的一個(gè)，其中如果該控制信號(hào)請(qǐng)求PHY寄存器寫操作，則該MAC接下來(lái)在該并行數(shù)據(jù)總線上并行提 供PHY寄存器數(shù)據(jù)信號(hào)，以編程具有該P(yáng)HY寄存器地址的PHY寄存器；和如果該控制信號(hào)請(qǐng)求PHY寄存器讀操作，則該P(yáng)HY接下來(lái)在該并行數(shù)據(jù)總線上對(duì)具有 該P(yáng)HY寄存器地址的PHY寄存器并行提供PHY寄存器數(shù)據(jù)信號(hào)。
37.如權(quán)利要求36中的系統(tǒng)，其中，如果該控制信號(hào)請(qǐng)求PHY寄存器寫操作，則該控制 器進(jìn)一步被配置成使得該MAC進(jìn)一步在該串行控制線上提供數(shù)據(jù)控制信號(hào)以指示在該并 行數(shù)據(jù)總線上的PHY寄存器數(shù)據(jù)信號(hào)的可用性。
38.如權(quán)利要求36中的系統(tǒng)，其中，如果該控制信號(hào)請(qǐng)求PHY寄存器讀操作，則該P(yáng)HY 進(jìn)一步在該串行控制線上提供數(shù)據(jù)控制信號(hào)以指示在該并行數(shù)據(jù)總線上的PHY寄存器數(shù) 據(jù)信號(hào)的可用性。
39.如權(quán)利要求36中的系統(tǒng)，其中，該控制信號(hào)包括同步位，其指示PHY寄存器事務(wù)的 啟動(dòng)，以及其中，該MAC提供的另一控制信號(hào)指示該啟動(dòng)的PHY寄存器事務(wù)是PHY寄存器讀 操作還是PHY寄存器寫操作。
40.如權(quán)利要求36中的系統(tǒng)，其中，該P(yáng)HY寄存器地址包括8位，而該并行數(shù)據(jù)總線是 8位寬。
41.如權(quán)利要求36中的系統(tǒng)，其中，該P(yáng)HY寄存器數(shù)據(jù)包括8位，而該并行數(shù)據(jù)總線是 8位寬。
全文摘要
提供了一種媒介訪問控制(MAC)物理層(PHY)的接口連接方法。該方法包括在地址階段中，通過并行數(shù)據(jù)總線發(fā)送PHY寄存器地址給該P(yáng)HY；和在數(shù)據(jù)階段中，通過該并行數(shù)據(jù)總線發(fā)送寫數(shù)據(jù)給該P(yáng)HY或接收從該P(yáng)HY輸出的讀數(shù)據(jù)。
文檔編號(hào)H04L29/10GK101820450SQ201010151680
公開日2010年9月1日 申請(qǐng)日期2010年1月13日 優(yōu)先權(quán)日2009年1月13日
發(fā)明者甘內(nèi)桑薩希什·庫(kù)瑪, 鄭鎮(zhèn)溶 申請(qǐng)人:三星電子株式會(huì)社