專利名稱：：碼流復(fù)用器構(gòu)成裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種軟硬件結(jié)合的新的數(shù)字電視碼流系統(tǒng)級(jí)復(fù)用器的構(gòu)成方法及其實(shí)現(xiàn)裝置，采用最少的器件資源來(lái)實(shí)現(xiàn)高性能的碼流復(fù)用器。
背景技術(shù)：
：當(dāng)前全球正處在模擬電視向數(shù)字電視轉(zhuǎn)換的過(guò)渡階段，數(shù)字電視相關(guān)標(biāo)準(zhǔn)的制定和相關(guān)設(shè)備的開(kāi)發(fā)已成為當(dāng)前極其重要的研究開(kāi)發(fā)領(lǐng)域。隨著人們對(duì)電視節(jié)目視聽(tīng)效果和節(jié)目數(shù)量的更多關(guān)注，作為數(shù)字電視前端關(guān)鍵設(shè)備之一的復(fù)用器，已成為人們研究開(kāi)發(fā)的^^點(diǎn)ο國(guó)際上的數(shù)字電視廣播標(biāo)準(zhǔn)主要有歐洲的DVB，美國(guó)的ATSC，日本的ISDB。但這三種標(biāo)準(zhǔn)的系統(tǒng)層復(fù)用均采用統(tǒng)一的MPEG-2標(biāo)準(zhǔn)。MPEG-2是是國(guó)際上最為通用的音視頻標(biāo)準(zhǔn)。盡管經(jīng)過(guò)十年多演變，音視頻編碼技術(shù)本身和產(chǎn)業(yè)應(yīng)用背景都發(fā)生了明顯變化，后起之秀輩出，出現(xiàn)了以MPEG-4、H.264和AVS等為代表的第二代音視頻標(biāo)準(zhǔn)，但系統(tǒng)層仍然采用與MPEG-2標(biāo)準(zhǔn)兼容的方案。系統(tǒng)層標(biāo)準(zhǔn)的兼容性使數(shù)字電視復(fù)用器沿用性很強(qiáng)，應(yīng)用范圍相當(dāng)廣闊。從未來(lái)發(fā)展的趨勢(shì)看，數(shù)字電視復(fù)用器在“三網(wǎng)融合”的背景下有可能被賦予更多的功能和更為廣闊的應(yīng)用范圍。目前常用的復(fù)用器結(jié)構(gòu)主要有軟件型、硬件型和軟硬件結(jié)合型等三種類型。軟件型復(fù)用器受速度瓶頸影響較大，硬件型復(fù)用器功能性和靈活性所受限制較大，因此軟硬件結(jié)合型復(fù)用器構(gòu)成方案相對(duì)而言，可以綜合前二者的優(yōu)點(diǎn)，更具競(jìng)爭(zhēng)優(yōu)勢(shì)。對(duì)于軟硬件結(jié)合型復(fù)用器構(gòu)成方案而言，目前常用主要分為兩大類，一類主要由專門的數(shù)字信號(hào)處理芯片與FPGA組成，另一類主要由通用的微處理器系統(tǒng)和FPGA組成。這些方案功能雖然可以做得很強(qiáng)，但硬件由兩套系統(tǒng)組成，結(jié)構(gòu)比較復(fù)雜，無(wú)法形成單一芯片解決方案。本發(fā)明采用帶有內(nèi)嵌微處理器的FPGA芯片，配合相應(yīng)的后臺(tái)控制軟件，具有體積小、實(shí)時(shí)性好、可靠性高、功能可裁剪、升級(jí)方便等優(yōu)點(diǎn)。
發(fā)明內(nèi)容本發(fā)明的目的是提供一種基于FPGA軟硬件架構(gòu)和PC控制軟件的數(shù)字電視傳輸流系統(tǒng)級(jí)碼流復(fù)用器構(gòu)成裝置。旨在采用最少的器件資源來(lái)實(shí)現(xiàn)高性能的碼流復(fù)用器。本發(fā)明的碼流復(fù)用器構(gòu)成裝置，包括復(fù)用器主機(jī)，后臺(tái)控制軟件，其特征在于復(fù)用器主機(jī)包括ASI輸入接口、ASI輸出接口、27M晶振源、系統(tǒng)存儲(chǔ)器、以太網(wǎng)接口、FPGA主芯片；所述的FPGA主芯片內(nèi)部包括ASI接收處理模塊、輸入碼率計(jì)算模塊、多路PSI輪詢檢測(cè)模塊、SI串并結(jié)合檢測(cè)模塊、PID替換模塊、復(fù)用調(diào)度模塊、PCR校正模塊、信息傳遞模塊、輸出碼率控制模塊、ASI發(fā)送模塊組成；后臺(tái)控制軟件包括登陸界面與配置界面，可配置的選項(xiàng)有IP及端口配置、輸入碼率檢測(cè)、PSI/SI刷新、復(fù)用信息配置。上述復(fù)用器主機(jī)和后臺(tái)控制軟件間的信息傳遞通過(guò)內(nèi)嵌微處理器模塊和后臺(tái)控制軟件收發(fā)機(jī)制來(lái)完成。其中內(nèi)嵌微處理器的核心組件為CPU，用于移植帶有TCP/IP協(xié)議3棧的UCOSII實(shí)時(shí)操作系統(tǒng)；除標(biāo)準(zhǔn)接口外，還定制與FPGA硬件邏輯交互的自定義接口，作為FPGA內(nèi)部軟硬件之間的通信接口；復(fù)用器主機(jī)的ASI數(shù)據(jù)接收由ASI輸入接口和ASI接收處理模塊兩個(gè)部分組成，ASI數(shù)據(jù)發(fā)送由ASI發(fā)送模塊和ASI輸出接口兩個(gè)部分組成。其中，ASI接收處理模塊包括字節(jié)對(duì)齊、包同步和緩沖器三個(gè)子模塊，ASI發(fā)送模塊包括SblOb編碼、同步插入和成串三個(gè)子模塊，數(shù)據(jù)的串并轉(zhuǎn)換由FPGA芯片內(nèi)部邏輯單元完成，使外圍所用的接口芯片最省。復(fù)用器主機(jī)的輸入碼率計(jì)算模塊歸結(jié)為定時(shí)器、計(jì)數(shù)器、移位器三個(gè)子模塊構(gòu)成，實(shí)現(xiàn)結(jié)構(gòu)簡(jiǎn)單。上述多路PSI檢測(cè)子模塊重復(fù)利用單路PSI檢測(cè)子模塊，分時(shí)輪詢各路碼流的PSI信息，以節(jié)約資源；多路SI檢測(cè)子模塊采用串并結(jié)合的檢測(cè)方式(假設(shè)有N=ML路輸入碼流)，需消耗M個(gè)單路SI檢測(cè)子模塊，分別進(jìn)行L次的串行工作，以達(dá)到消耗資源和刷新速率之間的最佳權(quán)衡。上述信息解析模塊，是復(fù)用器主機(jī)核心控制模塊，接收來(lái)自后臺(tái)控制軟件的命令或數(shù)據(jù)，定制6種自定義命令格式，以通知相關(guān)模塊進(jìn)行特定操作；輸出碼率及模式控制模塊可實(shí)現(xiàn)碼率、包長(zhǎng)可控功能，由輸出信息寄存器、字節(jié)計(jì)數(shù)器、數(shù)據(jù)緩沖器及字節(jié)展寬器構(gòu)成；后臺(tái)控制軟件的工作流程依次為軟件登陸，網(wǎng)絡(luò)連接，發(fā)送命令，獲取數(shù)據(jù)，分析顯示，用戶交互，重構(gòu)信息，回傳數(shù)據(jù)，結(jié)束。其中重構(gòu)信息從四個(gè)方面配置選擇節(jié)目、配置PSI/SI信息表；選擇手動(dòng)或自動(dòng)方式修改PID；設(shè)置輸出碼率及傳輸模式；配置PSI和SI各表的發(fā)送周期。上述碼流復(fù)用器主機(jī)支持單路及多路刷新，具有PSI/SI信息可配置、輸出碼率可控和TS包發(fā)送格式可選等功能。上述后臺(tái)控制軟件獲取各路輸入碼流的PSI/SI及碼率等信息，并將用戶重構(gòu)好的系統(tǒng)信息回傳給復(fù)用器主機(jī)。本發(fā)明復(fù)用器主機(jī)部分主要包括以下6大部分UASI輸入接口，用于接收輸入的串行碼流。2,ASI輸出接口，用于發(fā)送復(fù)用后的輸出串行碼流。3、27M晶振源，作為系統(tǒng)的工作時(shí)鐘。4、系統(tǒng)存儲(chǔ)器，至少包括一個(gè)FLASH和一個(gè)SDRAM，作為FPGA軟件程序的存儲(chǔ)和運(yùn)行空間。5、以太網(wǎng)接口，用于連接復(fù)用器主機(jī)與PC機(jī)。6、FPGA主芯片，用于完成包括ASI接收處理、PSI/SI信息檢測(cè)、PID替換、復(fù)用調(diào)度、PCR校正、信息傳遞及ASI發(fā)送等在內(nèi)的碼流復(fù)用處理過(guò)程。其內(nèi)部主要包括下列功能模塊(1)ASI接收處理模塊，每對(duì)輸入信號(hào)需配備一個(gè)，用于完成碼流串并轉(zhuǎn)換、同步檢測(cè)和碼流緩沖；(2)輸入碼率計(jì)算模塊，用于采集輸入碼流的相關(guān)數(shù)據(jù)，計(jì)算出輸入碼流速率；(3)多路PSI輪詢檢測(cè)模塊，用于輪流檢測(cè)輸入碼流中的PSI信息；(4)SI串并結(jié)合檢測(cè)模塊，如果輸入碼流的路數(shù)為N=ML，則它由M個(gè)并行檢測(cè)模塊組成，每個(gè)并行模塊還需進(jìn)行L次的串行檢測(cè)；(5)PID替換模塊，用于對(duì)所選的待復(fù)用的基本流數(shù)據(jù)包進(jìn)行PID修改；(6)復(fù)用調(diào)度模塊，根據(jù)不同任務(wù)的優(yōu)先級(jí)進(jìn)行數(shù)據(jù)包復(fù)用調(diào)度；(7)PCR校正模塊，修正調(diào)整字段中攜帶的時(shí)間信息，保證解碼器正常解碼；(8)信息傳遞模塊，用于傳遞復(fù)用器主機(jī)與后臺(tái)軟件的交互信息；(9)輸出碼率控制模塊，通過(guò)將輸出碼率換算為包間隔來(lái)控制輸出碼流的速率；(10)ASI發(fā)送模塊，每對(duì)輸出端需配備一個(gè)，用于進(jìn)行輸出的并串轉(zhuǎn)換。本發(fā)明后臺(tái)復(fù)用控制軟件部分主要包括兩個(gè)界面1、登陸界面，啟動(dòng)控制軟件時(shí)的用戶登陸界面，只允許授權(quán)用戶進(jìn)入。2、配置界面，主要實(shí)現(xiàn)與復(fù)用器主機(jī)的人機(jī)交互控制，包括以下四個(gè)子項(xiàng)目(1)IP及端口配置；(2)輸入碼率檢測(cè)；(3)PSI/SI刷新；(4)復(fù)用信息配置。本發(fā)明的效益在于用一塊FPGA芯片及其外圍電路來(lái)構(gòu)成復(fù)用器主機(jī)，整體架構(gòu)緊湊簡(jiǎn)潔，具有使用器件少、體積小、資源利用率高、性價(jià)比高等優(yōu)點(diǎn)。同時(shí)充分利用后臺(tái)控制軟件的靈活性優(yōu)勢(shì)，完成碼流PSI/SI信息的分析和顯示、人機(jī)交互控制及信息重組等功能，具有功能強(qiáng)大、使用靈活，升級(jí)方便等優(yōu)點(diǎn)。四。圖1復(fù)用器主機(jī)的硬件結(jié)構(gòu)框圖。圖2后臺(tái)控制軟件流程圖。圖3FPGA內(nèi)部組成框圖。圖4ASI接收處理結(jié)構(gòu)框圖。圖5多路PSI檢測(cè)結(jié)構(gòu)框圖。圖6單路SI檢測(cè)示意圖。圖7多路SI檢測(cè)結(jié)構(gòu)框圖。圖8命令解析示意圖。圖9輸出碼率及模式控制結(jié)構(gòu)圖。圖10PCR校正結(jié)構(gòu)圖。圖11內(nèi)嵌微處理器架構(gòu)圖。五具體實(shí)施方式。下面結(jié)合附圖以一個(gè)具體實(shí)施例子闡述本發(fā)明的技術(shù)方案。本發(fā)明包括復(fù)用器主機(jī)和后臺(tái)控制軟件兩個(gè)部分，復(fù)用器主機(jī)基于FPGA平臺(tái)，硬件架構(gòu)如圖1所示；后臺(tái)控制軟件基于PC機(jī)平臺(tái)，軟件設(shè)計(jì)總體流程如圖2所示。1復(fù)用器主機(jī)圖1為本發(fā)明復(fù)用器主機(jī)的硬件系統(tǒng)框圖。在本實(shí)例中，N=ML路輸入碼流通過(guò)11ASI輸入接口轉(zhuǎn)換為差分對(duì)，并與12FPGA芯片相連。12FPGA芯片內(nèi)部又劃分為121FPGA硬件邏輯和122內(nèi)嵌微處理器兩個(gè)部分。121FPGA硬件邏輯包括數(shù)據(jù)采集、檢測(cè)提取、PID替換、復(fù)用調(diào)度、PCR修正等模塊；122內(nèi)嵌微處理器是FPGA硬件電路與后臺(tái)控制軟件通信的轉(zhuǎn)發(fā)器，17以太網(wǎng)接口則是架起二者通信的橋梁。由FPGA硬件電路整合的復(fù)用碼流通過(guò)16ASI輸出接口轉(zhuǎn)換為標(biāo)準(zhǔn)ASI串行碼流信號(hào)。1327M晶振為2FPGA芯片提供工作時(shí)鐘，14SDRAM作為內(nèi)嵌CPU的軟件程序運(yùn)行空間，15FLASH為FPGA的軟硬件程序提供存儲(chǔ)空間和復(fù)位地址。11ASI輸入接口，其主要功能是將串行ASI單端信號(hào)變?yōu)椴罘中盘?hào)。每組輸入端需要一個(gè)耦合匹配電路。本實(shí)例采用型號(hào)為PE65508脈沖耦合芯片。12FPGA芯片。芯片內(nèi)部大多數(shù)功能可通過(guò)編程實(shí)現(xiàn)，并嵌入了微處理器內(nèi)核，部分功能調(diào)用宏功能模塊(如RAM、FIFO)或IP核。如圖3所示的FPGA芯片內(nèi)部組成框圖，以下按照信號(hào)處理順序，介紹FPGA內(nèi)部的功能模塊。1210ASI接收處理模塊，主要功能對(duì)輸入數(shù)據(jù)進(jìn)行預(yù)處理，以便為后續(xù)模塊提供按字節(jié)和包對(duì)齊的并行數(shù)據(jù)。其內(nèi)部包括12100字節(jié)對(duì)齊、12101包同步和12102緩沖器三個(gè)子模塊如圖4所示，12100字節(jié)對(duì)齊子模塊包含移位寄存器，匹配比較器，SblOb解碼器三個(gè)子部件。移位寄存器的位寬10位，匹配字符是K28.5。12101包同步子模塊包含同步比較器、字節(jié)計(jì)數(shù)器和包數(shù)計(jì)數(shù)器三個(gè)子部件。同步比較器的比較字節(jié)是0x47，字節(jié)計(jì)數(shù)計(jì)數(shù)器的模值是188或204，。12102包緩沖器子模塊用于緩存包同步后的并行數(shù)據(jù)，每存滿一包數(shù)據(jù)就發(fā)送出去，以方便后續(xù)模塊處理。1211輸入碼率計(jì)算模塊，用于計(jì)算輸入的實(shí)際碼率，由12110定時(shí)器、12111計(jì)數(shù)器、12112移位器三個(gè)子模塊構(gòu)成。12110定時(shí)器啟動(dòng)1秒定時(shí)，12111計(jì)數(shù)器對(duì)有效數(shù)據(jù)所占的系統(tǒng)時(shí)鐘周期計(jì)數(shù)。12112移位器將計(jì)數(shù)值左移3位，得到輸入碼率值。1212PSI檢測(cè)模塊，用于檢測(cè)單路或多路輸入傳輸流的PSI信息，故分為12121單路PSI檢測(cè)和12122多路PSI檢測(cè)兩個(gè)子模塊12121單路PSI檢測(cè)子模塊針對(duì)指定通道的輸入數(shù)據(jù)，根據(jù)特定的PID進(jìn)行PAT、PMT及CAT的提取，并將檢測(cè)到相應(yīng)的PAT、PMT及CAT表，送往原始PSI暫存器。12122多路PSI檢測(cè)子模塊重復(fù)利用12121單路PSI檢測(cè)子模塊，分時(shí)輪詢各路碼流的PSI信息。如圖5所示，根據(jù)121220定時(shí)控制部件傳來(lái)的定時(shí)檢測(cè)信號(hào)，121221通道選擇部件每次選擇一路并行數(shù)據(jù)送往12121單路PSI檢測(cè)子模塊，分別提取PAT、PMT及CAT表，再由121222PSI轉(zhuǎn)存控制部件依次將提取到PSI表轉(zhuǎn)存到原始PSI暫存器。1213SI檢測(cè)模塊，用于檢測(cè)單路或多路輸入傳輸流的SI信息，故分為12131單路SI檢測(cè)和12132多路SI檢測(cè)兩個(gè)子模塊12131單路SI檢測(cè)子模塊針對(duì)指定通道的輸入數(shù)據(jù)進(jìn)行NIT、SDT及BAT的提取，根據(jù)特定的PID和table_id來(lái)區(qū)分不同的SI表，可分別采用NIT、SDT及BAT標(biāo)識(shí)比較器實(shí)現(xiàn)各SI表的提取。圖6展示了NIT、SDT及BAT的分類提取示意，首先根據(jù)特定PID區(qū)分出NIT和SDT/BAT表，然后再根據(jù)不同的table_id分別提取出現(xiàn)行NIT、其他NIT、現(xiàn)行SDT、其他SDT、以及BAT表。12132多路SI檢測(cè)子模塊采用串并結(jié)合的檢測(cè)方式(假設(shè)有N=ML路輸入碼流)，需消耗M個(gè)12131單路SI檢測(cè)子模塊。多路SI檢測(cè)子模塊的正常運(yùn)行還需要121320定時(shí)控制、121321通道選擇和121322SI轉(zhuǎn)存控制等部件的控制和配合。如圖7所示，控制流程與多路PSI輪詢檢測(cè)很類似，只是此處將M個(gè)單路SI檢測(cè)子模塊看成一個(gè)單元部件121324。1214信息解析模塊，是復(fù)用器主機(jī)核心控制模塊，接收來(lái)自后臺(tái)控制軟件的命令或數(shù)據(jù)，通知相關(guān)模塊進(jìn)行特定操作，如圖8所示。該模塊接收下述6種命令并啟動(dòng)對(duì)應(yīng)的模塊S1:啟動(dòng)單路刷新；S2:啟動(dòng)多路刷新；S3:接收重構(gòu)的PSI及SI數(shù)據(jù)包；S4:設(shè)置重構(gòu)表的發(fā)送間隔；S5:設(shè)置輸出碼率；S6:設(shè)置輸出TS包格式為188字節(jié)或204字節(jié)/包。1215PID替換模塊，用于對(duì)所選的待復(fù)用的基本流數(shù)據(jù)包進(jìn)行PID修改，送往1216復(fù)用調(diào)度模塊。其中，12150PID映射表用于記錄新舊PID值，12151PID比較器將輸入TS包的PID與12150PID映射表上的舊PID進(jìn)行比較，若匹配成功則12152PID修改子模塊從12150PID映射表中讀取新PID值替換舊PID，若匹配失敗則12153包過(guò)濾子模塊將該TS包濾除。1216復(fù)用調(diào)度模塊，用于將重構(gòu)好的PSI/SI包，待復(fù)用的音視頻及其他數(shù)據(jù)包進(jìn)行復(fù)用調(diào)度。多種類型的數(shù)據(jù)包分別進(jìn)入各自的FIFO，復(fù)用調(diào)度模塊按照不同優(yōu)先級(jí)選擇FIFO的數(shù)據(jù)輸出，其中PSI/SI的優(yōu)先級(jí)最高，各路的音視頻及數(shù)據(jù)信息的優(yōu)先級(jí)根據(jù)FIFO存儲(chǔ)量而定。1217輸出碼率及模式控制模塊，由12170輸出信息寄存器、12171字節(jié)計(jì)數(shù)器、12172數(shù)據(jù)緩沖器及12173字節(jié)展寬器構(gòu)成。如圖9所示，12170輸出信息寄存器存儲(chǔ)輸出格式控制信息，12171字節(jié)計(jì)數(shù)器對(duì)輸出TS包進(jìn)行字節(jié)計(jì)數(shù)，12172數(shù)據(jù)緩沖器用于緩存TS包，以便12173字節(jié)展寬器控制TS按字節(jié)延展后輸出。1218PCR修正模塊，用于矯正由于TS包調(diào)度和插入引起的PCR抖動(dòng)。如圖10所示，包含12180輸入PCR檢測(cè)、12181輸出PCR檢測(cè)、12182PCR計(jì)數(shù)及標(biāo)記、12183PCR補(bǔ)償校正四個(gè)子模塊。其工作過(guò)程如下當(dāng)12180輸入PCR檢測(cè)子模塊檢測(cè)到某一輸入的PCR時(shí)，就啟動(dòng)一個(gè)PCR計(jì)數(shù)及標(biāo)記子模塊12182，在該TS包輸出時(shí)停止計(jì)數(shù)，S卩12181輸出PCR檢測(cè)子模塊檢測(cè)到該包時(shí)獲取PCR差值，12183PCR補(bǔ)償校正子模塊將其與PCR平均差值對(duì)比計(jì)算得到PCR的修正值插入TS流中，以完成PCR校正。1219ASI發(fā)送模塊，主要功能是完成輸出數(shù)據(jù)的并串轉(zhuǎn)換，其內(nèi)部包括121908bl0b編碼、12191同步插入和12192成串三個(gè)子模塊。其中，121908bl0b編碼子模塊將8位寬數(shù)據(jù)轉(zhuǎn)換為10位寬，當(dāng)輸入端無(wú)有效數(shù)據(jù)時(shí)12191同步插入子模塊向碼流中插入特殊字符(以8.5)，12192成串子模塊由移位寄存器實(shí)現(xiàn)，將10位位寬的并行數(shù)據(jù)轉(zhuǎn)換成串行輸出格式。122內(nèi)嵌微處理器模塊，用于傳遞復(fù)用器主機(jī)與后臺(tái)控制軟件的交互信息。內(nèi)嵌微處理器移植帶有TCP/IP協(xié)議棧的UCOSII實(shí)時(shí)操作系統(tǒng)，能接受來(lái)自后臺(tái)控制軟件的各種命令和數(shù)據(jù)，轉(zhuǎn)發(fā)給復(fù)用器主機(jī)的信息解析模塊，還能將復(fù)用器主機(jī)的檢測(cè)信息轉(zhuǎn)發(fā)給后臺(tái)軟件。內(nèi)嵌微處理器架構(gòu)如圖11所示。構(gòu)成該模塊的標(biāo)準(zhǔn)組件包括CPU、PIO、SyStemID、Timer、三態(tài)橋、SDRAM、Flash、EPCS控制器等，還有與FPGA硬件邏輯交互的自定義接口、網(wǎng)絡(luò)接口、SRAM控制器等用戶自定制邏輯。1327M晶振源，為FPGA芯片提供基準(zhǔn)工作時(shí)鐘，還可利用FPGA內(nèi)部PLL產(chǎn)生子模塊所需的工作時(shí)鐘。14SDRAM，可采用HY57V641620ELTP為內(nèi)嵌微處理器提供編程空間。15FLASH，可選用S^GL128N或EPCS64，為FPGA提供掉電保護(hù)存儲(chǔ)空間。16ASI輸出接口，其功能是將差分信號(hào)變?yōu)榇蠥SI單端信號(hào)。輸出端仍需構(gòu)造一個(gè)耦合匹配電路，本實(shí)例采用型號(hào)為PE65508脈沖耦合芯片。還可增加驅(qū)動(dòng)芯片以提高輸出驅(qū)動(dòng)能力。17以太網(wǎng)接口，用于連接FPGA芯片與PC機(jī)，本實(shí)例采用LAN91C111芯片，根據(jù)實(shí)際需要還可選用其它網(wǎng)絡(luò)芯片。2后臺(tái)控制軟件。圖2為本發(fā)明的后臺(tái)控制軟件的工作流程圖。成功登陸該控制軟件后，進(jìn)行IP及端口設(shè)置，并連接復(fù)用器主機(jī)設(shè)備，然后發(fā)送命令以獲取相關(guān)碼流信息，解析復(fù)用器主機(jī)反饋回的數(shù)據(jù)，并顯示在軟件子界面上。用戶根據(jù)輸入碼流信息，選擇感興趣的節(jié)目，還可更改PSI、Si、PID、碼率等系統(tǒng)信息，再由復(fù)用軟件重構(gòu)好復(fù)用信息，并回傳給復(fù)用器主機(jī)，令其按用戶要求復(fù)用節(jié)目。用戶根據(jù)復(fù)用軟件檢測(cè)的系統(tǒng)層信息，可從以下四個(gè)方面配置復(fù)用信息選擇節(jié)目、配置PSI/SI信息表；選擇手動(dòng)或自動(dòng)方式修改PID；設(shè)置輸出碼率及傳輸模式；配置PSI和SI各表的發(fā)送周期。綜合以上兩部分的硬件和軟件描述，本發(fā)明的實(shí)現(xiàn)裝置在應(yīng)用中，首先將本裝置的以太網(wǎng)口與計(jì)算機(jī)之間用網(wǎng)線連接，并在ASI輸入接口接入串行碼流，上電后，由計(jì)算機(jī)上的后臺(tái)軟件控制復(fù)用器主機(jī)檢測(cè)輸入流，并配置復(fù)用信息，復(fù)用流從ASI輸出接口輸出。本發(fā)明最終產(chǎn)品為一臺(tái)復(fù)用器主機(jī)加后臺(tái)控制軟件套件，可實(shí)現(xiàn)標(biāo)準(zhǔn)數(shù)字電視復(fù)用器的所有功能，可支持輸入和輸出的碼流速率上限可達(dá)到傳輸流的最大碼率，實(shí)時(shí)性好。在硬件設(shè)計(jì)方面僅需一塊FPGA芯片，以及必要的外部存儲(chǔ)器件及精簡(jiǎn)的接口電路，使復(fù)用器硬件電路十分簡(jiǎn)潔，體積小，性價(jià)比高。加之FPGA芯片的可編程性和后臺(tái)控制軟件的易修改性，也為后續(xù)軟硬件版本的升級(jí)裁剪提供了通用架構(gòu)，極具實(shí)際應(yīng)用價(jià)值。以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請(qǐng)專利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。8權(quán)利要求1.一種碼流復(fù)用器構(gòu)成裝置，包括復(fù)用器主機(jī)，后臺(tái)控制軟件，其特征在于復(fù)用器主機(jī)包括ASI輸入接口、ASI輸出接口、27M晶振源、系統(tǒng)存儲(chǔ)器、以太網(wǎng)接口、FPGA主芯片；所述的FPGA主芯片內(nèi)部由ASI接收處理模塊、輸入碼率計(jì)算模塊、多路PSI輪詢檢測(cè)模塊、SI串并結(jié)合檢測(cè)模塊、PID替換模塊、復(fù)用調(diào)度模塊、PCR校正模塊、信息傳遞模塊、輸出碼率控制模塊、ASI發(fā)送模塊組成；后臺(tái)控制軟件包括登陸界面與配置界面，可配置的選項(xiàng)有IP及端口配置、輸入碼率檢測(cè)、PSI/SI刷新、復(fù)用信息配置。2.根據(jù)權(quán)利要求1所述的一種碼流復(fù)用器構(gòu)成裝置，其特征在于復(fù)用器主機(jī)和后臺(tái)控制軟件間的信息傳遞通過(guò)內(nèi)嵌微處理器模塊和后臺(tái)控制軟件收發(fā)機(jī)制來(lái)完成。其中內(nèi)嵌微處理器的核心組件為CPU，用于移植帶有TCP/IP協(xié)議棧的UCOSII實(shí)時(shí)操作系統(tǒng)；除標(biāo)準(zhǔn)接口外，還定制與FPGA硬件邏輯交互的自定義接口，作為FPGA內(nèi)部軟硬件之間的通信接□。3.根據(jù)權(quán)利要求1所述的一種碼流復(fù)用器構(gòu)成裝置，其特征在于復(fù)用器主機(jī)的ASI數(shù)據(jù)接收由ASI輸入接口和ASI接收處理模塊兩個(gè)部分組成，ASI數(shù)據(jù)發(fā)送由ASI發(fā)送模塊和ASI輸出接口兩個(gè)部分組成。其中，ASI接收處理模塊包括字節(jié)對(duì)齊、包同步和緩沖器三個(gè)子模塊，ASI發(fā)送模塊包括SblOb編碼、同步插入和成串三個(gè)子模塊，數(shù)據(jù)的串并轉(zhuǎn)換由FPGA芯片內(nèi)部邏輯單元完成，使外圍所用的接口芯片最省。4.根據(jù)權(quán)利要求1所述的一種碼流復(fù)用器構(gòu)成裝置，其特征在于復(fù)用器主機(jī)的輸入碼率計(jì)算模塊歸結(jié)為定時(shí)器、計(jì)數(shù)器、移位器三個(gè)子模塊構(gòu)成，實(shí)現(xiàn)結(jié)構(gòu)簡(jiǎn)單。5.根據(jù)權(quán)利要求1所述的一種碼流復(fù)用器構(gòu)成裝置，其特征在于多路PSI檢測(cè)子模塊重復(fù)利用單路PSI檢測(cè)子模塊，分時(shí)輪詢各路碼流的PSI信息，以節(jié)約資源。6.根據(jù)權(quán)利要求1所述的一種碼流復(fù)用器構(gòu)成裝置，其特征在于多路SI檢測(cè)子模塊采用串并結(jié)合的檢測(cè)方式(假設(shè)有N=ML路輸入碼流)，需消耗M個(gè)單路SI檢測(cè)子模塊，分別進(jìn)行L次的串行工作，以達(dá)到消耗資源和刷新速率之間的最佳權(quán)衡。7.根據(jù)權(quán)利要求1所述的一種碼流復(fù)用器構(gòu)成裝置，其特征在于信息解析模塊，是復(fù)用器主機(jī)核心控制模塊，接收來(lái)自后臺(tái)控制軟件的命令或數(shù)據(jù)，定制6種自定義命令格式，以通知相關(guān)模塊進(jìn)行特定操作。8.根據(jù)權(quán)利要求1所述的一種碼流復(fù)用器構(gòu)成裝置，其特征在于輸出碼率及模式控制模塊可實(shí)現(xiàn)碼率、包長(zhǎng)可控功能，由輸出信息寄存器、字節(jié)計(jì)數(shù)器、數(shù)據(jù)緩沖器及字節(jié)展寬器構(gòu)成。9.根據(jù)權(quán)利要求1所述的一種碼流復(fù)用器構(gòu)成裝置，其特征在于后臺(tái)控制軟件的工作流程依次為軟件登陸，網(wǎng)絡(luò)連接，發(fā)送命令，獲取數(shù)據(jù)，分析顯示，用戶交互，重構(gòu)信息，回傳數(shù)據(jù)，結(jié)束。其中重構(gòu)信息從四個(gè)方面配置選擇節(jié)目、配置PSI/SI信息表；選擇手動(dòng)或自動(dòng)方式修改PID；設(shè)置輸出碼率及傳輸模式；配置PSI和SI各表的發(fā)送周期。全文摘要本發(fā)明涉及一種碼流復(fù)用器構(gòu)成裝置，包括復(fù)用器主機(jī)，后臺(tái)控制軟件，其特征在于復(fù)用器主機(jī)包括ASI輸入接口、ASI輸出接口、27M晶振源、系統(tǒng)存儲(chǔ)器、以太網(wǎng)接口、FPGA主芯片；所述的FPGA主芯片內(nèi)部由ASI接收處理模塊、輸入碼率計(jì)算模塊、多路PSI輪詢檢測(cè)模塊、SI串并結(jié)合檢測(cè)模塊、PID替換模塊、復(fù)用調(diào)度模塊、PCR校正模塊、信息傳遞模塊、輸出碼率控制模塊、ASI發(fā)送模塊組成；后臺(tái)控制軟件包括登陸界面與配置界面，可配置的選項(xiàng)有IP及端口配置、輸入碼率檢測(cè)、PSI/SI刷新、復(fù)用信息配置。整體架構(gòu)緊湊簡(jiǎn)潔，使用器件少、體積小、資源利用率高、性價(jià)比高等優(yōu)點(diǎn)。同時(shí)充分利用后臺(tái)控制軟件的靈活性優(yōu)勢(shì)，完成碼流PSI/SI信息的分析和顯示、人機(jī)交互控制及信息重組等功能，具有功能強(qiáng)大、使用靈活，升級(jí)方便等優(yōu)點(diǎn)。文檔編號(hào)H04N21/236GK102098541SQ201010583108公開(kāi)日2011年6月15日申請(qǐng)日期2010年12月11日優(yōu)先權(quán)日2010年12月11日發(fā)明者楊秀芝,林榮華,蘇凱雄,陳建申請(qǐng)人:福州大學(xué)