專利名稱：集成電路裝置中的調(diào)制器模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路裝置，且更明確地說，涉及具有整合于其中的調(diào)制模塊的集成電路裝置。
背景技術(shù)：
例如無線系統(tǒng)等電子系統(tǒng)可通過某一形式的電磁信號(例如，射頻、紅外線等)來通信。此外，存在可用于電磁信號的許多類型的調(diào)制，例如，振幅調(diào)制(AM)、頻率調(diào)制(FM)、 相移鍵控(PSK)、頻移鍵控(FSK)等。目前的技術(shù)僅提供應(yīng)用專用通信調(diào)制器外圍設(shè)備，其必須添加到無線電子系統(tǒng)的其它電子邏輯。此需要用于通信調(diào)制器外圍設(shè)備的額外印制電路板面積及單獨的集成電路裝置封裝。另外，存在其它電子裝置，其可為有線或無線的且需要用于使用多個不同頻率的應(yīng)用的通信及/或控制(例如，電機速度及熒光燈調(diào)暗控制)的經(jīng)調(diào)制信號，所述經(jīng)調(diào)制信號可在所述多個不同頻率及/或所述多個不同頻率中的任一者或一者以上的接通/關(guān)斷鍵控之間進行調(diào)制。

發(fā)明內(nèi)容
本發(fā)明需要一種集成電路裝置，其包含通信調(diào)制器外圍設(shè)備且提供接口以借助同樣包含于所述集成電路裝置中的數(shù)字邏輯來操縱所述通信調(diào)制器外圍設(shè)備的電路并使其自動化。所述通信調(diào)制器外圍設(shè)備可使用二進制數(shù)據(jù)來基本上產(chǎn)生任一形式的調(diào)制，且在不需要外部連接或外部外圍裝置的情況下可根據(jù)由所述集成電路裝置的數(shù)字邏輯供應(yīng)的數(shù)據(jù)產(chǎn)生數(shù)據(jù)經(jīng)調(diào)制信號。舉例來說，數(shù)據(jù)傳輸可使用音頻調(diào)制解調(diào)器、超聲波、紅外線(IR)及射頻信號裝置，所述裝置使用適當調(diào)制載波來發(fā)送數(shù)據(jù)。所述調(diào)制載波的操作頻率可為，舉例來說但不限于，低達40Hz且高達32Mhz。此前，調(diào)制載波信號通常需要與集成電路裝置分開的外部電路，例如，微控制器。根據(jù)本發(fā)明的教示，可支持不同類型的調(diào)制格式。所支持的這些調(diào)制格式中的一些調(diào)制格式可為，舉例來說但不限于，接通/關(guān)斷鍵控(OOK)、頻移鍵控(FSK)、相移鍵控 (PSK)、脈沖寬度調(diào)制(PWM)、脈沖位置調(diào)制(PPM)、脈沖密度調(diào)制(PDM)等。調(diào)制邏輯與集成電路裝置成一體且可將內(nèi)部頻率源用于來自集成電路裝置內(nèi)部硬件邏輯的載波及調(diào)制數(shù)據(jù)、軟件產(chǎn)生的調(diào)制數(shù)據(jù)(modulation data)或者來自外部數(shù)據(jù)源的調(diào)制數(shù)據(jù)?？墒惯x定載波的數(shù)據(jù)調(diào)制轉(zhuǎn)變在1與0之間的調(diào)制自動同步以便基本上減少經(jīng)調(diào)制信號輸出中的“假信號”及/或其它不需要的頻率內(nèi)容，例如，寄生噪聲。舉例來說，當啟用同步時，當調(diào)制器信號從邏輯低切換到邏輯高或從邏輯高切換到邏輯低(例如， 邏輯轉(zhuǎn)變)時，載波源將被切換。同步確保當前載波信號在切換到不同載波信號的邏輯低或高之前分別轉(zhuǎn)到所述邏輯低或高。此特征防止縮短的載波脈沖在輸出信號中出現(xiàn)于位元邊界處。載波源可為，舉例來說但不限于，1)集成電路裝置的具有獨立分頻器的系統(tǒng)時鐘、 2)可在多個頻率下操作且具有偏移定時器(具有啟用多個相位的共用周期)的多個脈沖寬度調(diào)制(PWM)及/或脈沖位置調(diào)制(PPM)信道、幻外部時鐘源及4)具有固定工作循環(huán)且可在每時間周期不同脈沖次數(shù)下操作的多個脈沖密度調(diào)制(PDM)信道。調(diào)制源可為，舉例來說但不限于，1)主同步串行端口 /同步串行端口(MSSP/SSP)， 例如，串行外圍接口總線(SPI)及內(nèi)置集成電路(I2C)通信外圍設(shè)備；2)通用非同步收發(fā)器 (UART)，其包含通用同步非同步收發(fā)器(USART)及可用于非歸零(NRZ)數(shù)據(jù)流的增強型非同步收發(fā)器(EUART) ；3)用于軟件程序控制調(diào)制外圍設(shè)備的軟件位元，4)用于脈沖寬度及脈沖位置調(diào)制的PWMj)用于過程控制應(yīng)用的電壓比較器及6)外部信號。本發(fā)明涵蓋可由調(diào)制源選擇的兩個或兩個以上載波源可為頻率相同但相位不同的關(guān)系(例如，在相位上移位120電度以驅(qū)動并控制三相位無刷直流電機)，且此屬于本發(fā)明的范圍。根據(jù)本發(fā)明的具體實例性實施例，一種具有調(diào)制模塊的集成電路裝置包括調(diào)制混頻器；調(diào)制器多路復(fù)用器，其具有接收多個調(diào)制器信號的輸入及連接到所述調(diào)制混頻器的調(diào)制器輸入的輸出，其中所述調(diào)制器多路復(fù)用器選擇所述多個調(diào)制器信號中的一者以用于耦合到所述調(diào)制器輸入；高載波多路復(fù)用器，其具有適于耦合到多個載波信號的輸入及耦合到所述調(diào)制混頻器的高載波輸入的輸出，其中所述調(diào)制器多路復(fù)用器選擇將所述多個載波信號中的哪個載波信號耦合到所述高載波輸入；低載波多路復(fù)用器，其具有適于耦合到所述多個載波信號的輸入及耦合到所述調(diào)制混頻器的低載波輸入的輸出，其中所述調(diào)制器多路復(fù)用器選擇將所述多個載波信號中的哪個載波信號耦合到所述低載波輸入；且其中所述調(diào)制混頻器輸出當所述調(diào)制器輸入處于第一邏輯電平時從所述高載波輸入得到的及當所述調(diào)制器輸入處于第二邏輯電平時從所述低載波輸入得到的經(jīng)調(diào)制信號。


結(jié)合附圖參考以下描述可更全面地理解本發(fā)明的揭示內(nèi)容，附圖中圖1圖解說明根據(jù)本發(fā)明的具體實例性實施例的包括調(diào)制器模塊的集成電路裝置的示意性框圖；圖2圖解說明根據(jù)本發(fā)明的具體實例性實施例的圖1中所示集成電路裝置的調(diào)制器模塊中的混頻器的示意圖；圖3圖解說明根據(jù)本發(fā)明的教示的接通/關(guān)斷鍵控(OOK)經(jīng)調(diào)制信號的示意性時序圖；圖3圖解說明根據(jù)本發(fā)明的教示的不具有當在高載波與低載波之間切換時進行的同步的經(jīng)調(diào)制信號的示意性時序圖4圖解說明根據(jù)本發(fā)明的教示的不具有當在高載波與低載波之間切換時進行的載波同步的經(jīng)調(diào)制信號的示意性時序圖；圖5圖解說明根據(jù)本發(fā)明的教示的具有當在高載波與低載波之間切換時進行的僅高載波同步的經(jīng)調(diào)制信號的示意性時序圖；圖6圖解說明根據(jù)本發(fā)明的教示的具有當在高載波與低載波之間切換時進行的僅低載波同步的經(jīng)調(diào)制信號的示意性時序圖；圖7圖解說明根據(jù)本發(fā)明的教示的具有當在高載波與低載波之間切換時進行的高載波及低載波同步的經(jīng)調(diào)制信號的示意性時序圖；且圖8圖解說明根據(jù)本發(fā)明的教示的利用圖1的集成電路裝置的熒光燈驅(qū)動器電路的示意性框圖。
具體實施例方式雖然本發(fā)明易于做出各種修改及替代形式，但在圖式中已顯示并在本文中詳細描述其具體實例性實施例。然而，應(yīng)理解，本文中對具體實例性實施例的描述并非打算將本發(fā)明限制于本文所揭示的特定形式，而是相反，本發(fā)明打算涵蓋如隨附權(quán)利要求書所界定的所有修改及等效形式。現(xiàn)參考圖式，示意性地圖解說明具體實例性實施例的細節(jié)。圖式中相同元件將由相同編號表示，且類似元件將由具有不同小寫字母后綴的相同編號表示。參考圖1，其繪示根據(jù)本發(fā)明的具體實例性實施例的包括調(diào)制器模塊的集成電路裝置的示意性框圖。集成電路裝置(由編號100大體表示)包括具有調(diào)制控制邏輯106 的調(diào)制器模塊、信號調(diào)制混頻器108、XOR門110、調(diào)制器多路復(fù)用器112、高載波多路復(fù)用器114、低載波多路復(fù)用器116及輸入接收器與輸出驅(qū)動器(I/O) 118。集成電路裝置100 可進一步包括數(shù)字處理器102及存儲器104。集成電路裝置100可為，舉例來說但不限于， 微控制器、微處理器、數(shù)字信號處理器(DSP)、應(yīng)用專用集成電路(ASIC)、可編程邏輯陣列 (PLA)、現(xiàn)場可編程門陣列(FPGA)等。通常，借助存儲于存儲器104中的軟件/固件程序來控制數(shù)字處理器102。存儲器104可為易失性及/或非易失性隨機存取存儲器(RAM)及類似存儲器。根據(jù)本發(fā)明的教示，調(diào)制控制邏輯106的功能可由受控于軟件程序(未顯示)及/ 或經(jīng)專門設(shè)計以操作多路復(fù)用器112、114及116的專用硬件/固件邏輯的數(shù)字處理器102 來執(zhí)行。調(diào)制控制邏輯106可為，舉例來說但不限于，狀態(tài)機。XOR門110可用于反轉(zhuǎn)來自信號調(diào)制混頻器108的經(jīng)調(diào)制信號128的極性。調(diào)制控制邏輯106可具有關(guān)閉控制輸入以用于在不被使用時或在集成電路裝置處于備用或睡眠模式中時關(guān)閉調(diào)制器模塊。當關(guān)閉調(diào)制控制邏輯106時，其輸出還可進入到高阻抗狀態(tài)中，例如，三態(tài)輸出。可隨時將多個調(diào)制信號中的任何一者選擇為穿過調(diào)制器多路復(fù)用器112?？呻S時將多個載波信號中的任何兩者選擇為分別穿過高載波多路復(fù)用器114及低載波多路復(fù)用器116。此特征使得能夠具有呈脈沖流的多個不同頻率脈沖，例如，用于熒光燈驅(qū)動及調(diào)暗應(yīng)用、發(fā)光二極管(LED)亮度控制應(yīng)用、無刷直流電機驅(qū)動及控制應(yīng)用等。所述調(diào)制器模塊提供在不需要外部調(diào)制器及驅(qū)動器電路的情況下產(chǎn)生經(jīng)調(diào)制信號1 且通過集成電路裝置100的I/O 118發(fā)送此信號1 的能力。
參考圖2，其繪示根據(jù)本發(fā)明的具體實例性實施例的圖1中所示集成電路裝置的調(diào)制器模塊中的混頻器的示意圖。高載波及/或低載波可是來自內(nèi)部時鐘、時鐘及分頻器、 定時器、外部等。信號調(diào)制混頻器108取得來自調(diào)制器多路復(fù)用器112的輸出122的傳入調(diào)制器信號，其與來自高載波124 (來自高載波多路復(fù)用器114)或低載波126 (來自低載波多路復(fù)用器116)的載波信號進行邏輯乘以形成經(jīng)調(diào)制信號128。調(diào)制器源可是來自內(nèi)部數(shù)據(jù)信號源及/或外部數(shù)據(jù)信號源(未顯示)。可將多個調(diào)制器源中的任何一者選擇為穿過調(diào)制器多路復(fù)用器112。選定調(diào)制器源為數(shù)據(jù)流，其將調(diào)制一個或兩個載波，即，高載波IM或低載波126(按時間順序)。另外，高載波多路復(fù)用器 114及/或低載波多路復(fù)用器116可用于分別選擇多于一個高載波輸出IM及/或低載波輸出126，以使得多個高載波及/或低載波可按順序呈數(shù)據(jù)流。此特征最有利于具有加熱燈絲的熒光燈的亮度控制及無刷直流電機的速度控制。信號調(diào)制混頻器108的獨特特征為載波同步，其保證經(jīng)調(diào)制信號128中基本上不出現(xiàn)假信號。假信號或縮短的載波脈沖是通過調(diào)制器從一個載波頻率切換到另一個所造成的。當啟用載波切換同步且調(diào)制器數(shù)據(jù)將邏輯電平(例如)從邏輯高切換到邏輯低或相反時，調(diào)制混頻器108首先等待當前載波轉(zhuǎn)到邏輯低。然后，將所述載波輸出鎖存為低從而啟用數(shù)據(jù)低載波的輸出。一旦在數(shù)據(jù)低載波上檢測到下降邊緣，即針對所述載波源啟用輸出。在將邏輯高施加到多路復(fù)用器236的高載波同步控制端口及/或多路復(fù)用器238 的低載波同步控制端口時，可實現(xiàn)載波切換同步。D觸發(fā)器240及242分別保持高載波IM 及低載波1 的邏輯電平。以使得無論何時存在調(diào)制器信號122的邏輯電平改變且載波同步控制端口中的一者或兩者都處于邏輯高，均將出現(xiàn)高載波與低載波之間的切換或相反， 如下文中更充分地描述?？煞謩e通過M)R門250及252使高載波邏輯電平及低載波邏輯電平顛倒。本發(fā)明涵蓋可將其它邏輯電路設(shè)計用于圖1中所示電路的功能且熟悉數(shù)字邏輯設(shè)計并了解本發(fā)明的教示的技術(shù)人員將易于明了所述其它邏輯電路設(shè)計，且此屬于本發(fā)明的范圍。參考圖3，其繪示根據(jù)本發(fā)明的教示的接通/關(guān)斷鍵控(OOK)經(jīng)調(diào)制信號的示意性時序圖。調(diào)制器信號122致使信號調(diào)制混頻器108在高載波信號124與低載波信號1 之間切換。在圖3中所示的實例中，低載波信號1 連續(xù)處于邏輯低，S卩，關(guān)斷。無論何時調(diào)制器信號122處于邏輯高，信號調(diào)制混頻器108均將使用高載波信號124，且無論何時調(diào)制器信號122處于邏輯低，信號調(diào)制混頻器108均將使用低載波信號126。四個下部波形圖 (a)到(d)圖解說明啟用及/或停用高載波及低載波的同步如何影響經(jīng)調(diào)制信號128?，F(xiàn)參考波形圖(a)，啟用高載波同步且停用低載波同步。無論何時調(diào)制器信號122 轉(zhuǎn)到邏輯低且高載波信號IM轉(zhuǎn)到邏輯低，經(jīng)調(diào)制信號1 均將轉(zhuǎn)到邏輯低。因此，從高載波信號IM到低載波信號126的轉(zhuǎn)變將與高載波信號124的邏輯電平改變(從高到低)同
止
少ο現(xiàn)參考波形圖(b)，啟用高載波及低載波同步兩者。無論何時調(diào)制器信號122轉(zhuǎn)到邏輯低且高載波信號IM轉(zhuǎn)到邏輯低，經(jīng)調(diào)制信號1 均將轉(zhuǎn)到邏輯低。因此，高載波信號IM與低載波信號1 之間的轉(zhuǎn)變將與從高到低的邏輯電平改變同步。在此實例中，低載波信號126總是處于邏輯低，因此經(jīng)調(diào)制信號128與在波形圖(a)中相同。現(xiàn)參考波形圖(c)，停用高載波及低載波同步兩者。無論何時調(diào)制器信號122轉(zhuǎn)到
8邏輯低，經(jīng)調(diào)制信號1 均將轉(zhuǎn)到邏輯低。如時間點(1)、(幻及C3)處所圖解說明，可截平從高載波信號124到低載波信號126的轉(zhuǎn)變。現(xiàn)參考圖(d)，停用高載波同步且啟用低載波同步。無論何時調(diào)制器信號122轉(zhuǎn)到邏輯低，經(jīng)調(diào)制信號1 均將轉(zhuǎn)到邏輯低。如時間點(1)、(幻及C3)處所圖解說明，可截平從高載波信號124到低載波信號126的轉(zhuǎn)變。在此實例中，低載波信號1 總是處于邏輯低，因此經(jīng)調(diào)制信號1 與在波形圖(c)中相同。參考圖4，其繪示根據(jù)本發(fā)明的教示的不具有當在高載波與低載波之間切換時進行的載波同步的經(jīng)調(diào)制信號的示意性時序圖。當調(diào)制器信號122處于邏輯高時，經(jīng)調(diào)制信號1 遵循高載波信號124的邏輯狀態(tài)，且當調(diào)制信號122處于邏輯低時，經(jīng)調(diào)制信號1 遵循低載波信號126的邏輯狀態(tài)。經(jīng)調(diào)制信號1 表示FSK或調(diào)制載波。在圖4中所示的實例中，經(jīng)調(diào)制信號128的邏輯狀態(tài)改變遵循在不考慮高載波信號IM及低載波信號 126的邏輯狀態(tài)的情況下根據(jù)調(diào)制器信號122的邏輯狀態(tài)改變而在高載波信號IM與低載波信號126之間做出的載波信號選擇。如可在時間點(1)、(2)及(3)處看到，經(jīng)調(diào)制信號 128的波形被截平且易于產(chǎn)生“假信號”及頻率雜散信號。參考圖5，其繪示根據(jù)本發(fā)明的教示的具有當在高載波與低載波之間切換時進行的僅高載波同步的經(jīng)調(diào)制信號的示意性時序圖。只要調(diào)制器信號122處于邏輯高，經(jīng)調(diào)制信號128即遵循高載波信號124的邏輯狀態(tài)。然而，當調(diào)制器信號122轉(zhuǎn)到邏輯低時，向?qū)⒂米鹘?jīng)調(diào)制信號128的低載波信號126的切換被延遲直到高載波信號IM處于邏輯低。此防止遭遇的假信號問題中的一些問題，如圖4中所示。然而，當調(diào)制器信號122轉(zhuǎn)回到邏輯高時，不管低載波信號126的邏輯狀態(tài)如何經(jīng)調(diào)制信號1 均將切換回到高載波信號124。 此仍然可引入一些不期望的波形，例如，脈沖寬度的縮短。參考圖6，其繪示根據(jù)本發(fā)明的教示的具有當在高載波與低載波之間切換時進行的僅低載波同步的經(jīng)調(diào)制信號的示意性時序圖。只要調(diào)制器信號122處于邏輯低，經(jīng)調(diào)制信號128即遵循低載波信號126的邏輯狀態(tài)。然而，當調(diào)制器信號122轉(zhuǎn)到邏輯高時，向?qū)⒂米鹘?jīng)調(diào)制信號128的高載波信號124的切換被延遲直到低載波信號1 處于邏輯低。此防止遭遇的假信號問題中的一些問題，如圖4中所示。然而，當調(diào)制器信號122轉(zhuǎn)回到邏輯低時，不管高載波信號124的邏輯狀態(tài)如何經(jīng)調(diào)制信號1 均將切換回到低載波信號126。 此仍然可引入一些不期望的波形，例如，脈沖寬度的縮短。參考圖7，其繪示根據(jù)本發(fā)明的教示的具有當在高載波與低載波之間切換時進行的高載波及低載波同步的經(jīng)調(diào)制信號的示意性時序圖。經(jīng)調(diào)制信號1 在調(diào)制器信號122 處于邏輯高時遵循高載波信號1 的邏輯狀態(tài)且在調(diào)制器信號122處于邏輯低時遵循低載波信號126的邏輯狀態(tài)，除非調(diào)制器信號122正在邏輯狀態(tài)之間轉(zhuǎn)變，即，邏輯高到邏輯低或相反。當調(diào)制器信號122處于邏輯低且高載波信號IM處于邏輯低時，經(jīng)調(diào)制信號1 將僅從高載波信號1 切換到低載波信號126。同樣，當調(diào)制器信號122處于邏輯高且低載波信號1 處于邏輯低時，經(jīng)調(diào)制信號1 將僅從低載波信號1 切換到高載波信號124。 使調(diào)制器信號122與高載波信號IM及低載波信號1 兩者同步維持經(jīng)調(diào)制信號128的適合相應(yīng)波形且基本上減少其中的假信號。參考圖8，其繪示利用圖1的集成電路裝置的熒光燈驅(qū)動器電路的示意性框圖。圖 8的熒光燈電路可用于固定亮度應(yīng)用及調(diào)暗應(yīng)用兩者。所述熒光燈電路(由編號800大體表示)包括集成電路裝置100a、高側(cè)及低側(cè)金屬氧化物半導(dǎo)體場效晶體管(MOSFET)驅(qū)動器804、高側(cè)功率MOSFET 806、低側(cè)功率MOSFET 808、電感器810、熒光燈812、燈絲電容器 816及DC阻擋電容器814。MOSFET驅(qū)動器804用于將集成電路裝置IOOa的低輸出電壓轉(zhuǎn)換成操作高側(cè)功率MOSFET 806及低側(cè)功率MOSFET 808所需的高電壓電平。集成電路裝置 IOOa可用于通過MOSFET驅(qū)動器804分別切換高側(cè)驅(qū)動器的接通或關(guān)斷以及低側(cè)驅(qū)動器的關(guān)斷或接通。當高側(cè)驅(qū)動器接通時，高側(cè)功率MOSFET 806允許電流沿一個方向流動穿過諧振RLC熒光燈電路(電感器810及DC阻擋電容器814)，且當?shù)蛡?cè)驅(qū)動器接通時，低側(cè)功率 MOSFET 808允許電流沿另一方向流動穿過諧振RLC熒光燈電路(電感器810、熒光燈812 及DC阻擋電容器814)。高側(cè)功率MOSFET 806及低側(cè)功率MOSFET 808不可兩者同時接通。 此外，可期望不工作區(qū)，例如，高側(cè)功率MOSFET 806及低側(cè)功率MOSFET 808兩者均關(guān)斷。 此可借助運行于集成電路裝置IOOa的數(shù)字處理器中的軟件指令而容易地實現(xiàn)。集成電路裝置IOOa可通過交替地接通MOSFET驅(qū)動器804的高側(cè)及低側(cè)輸出來合成交流(AC)信號。 對于熒光燈調(diào)暗應(yīng)用，對MOSFET驅(qū)動器804的高側(cè)及低側(cè)輸出的持續(xù)時間的仔細控制將產(chǎn)生AC驅(qū)動信號，所述AC驅(qū)動信號具有可合成的具體頻率，如上文中針對圖1及圖2中所示的實施例更充分地描述。根據(jù)本發(fā)明的教示，所述調(diào)制器可用于各種熒光燈驅(qū)動器系統(tǒng)中。舉例來說， 但不限于，多個頻率脈沖密度調(diào)制可有效地用于熒光燈亮度控制(調(diào)暗)應(yīng)用中。John K. Gulsen and Stephen Bowling于2006年9月5日提出申請、標題為“針對控制可調(diào)暗電子照明鎮(zhèn)流器使用脈沖密度調(diào)制⑴sing Pulse Density Modulation for Controlling Dimmable Electronic Lighting Ballasts) ”、序列號為 11/470，052 的共同擁有的美國專
利申請案(_頒布的現(xiàn)在第_號美國專利)及John K. Gulsen and Stephen Bowling
于2009年12月4日提出申請、標題為“針對控制可調(diào)暗電子照明鎮(zhèn)流器使用脈沖密度調(diào)制(Using Pulse Density Modulation for Controlling Dimmable Electronic Lighting Ballasts)”、序列號為12/631，118的美國專利申請案中呈現(xiàn)暫時對熒光燈的電子調(diào)暗使用不同頻率的亮度控制的更詳細描述，其中兩個申請案出于所有目的而特此以引用方式并入本文中。雖然已參考本發(fā)明的實例性實施例繪示、描述及界定了本發(fā)明的各個實施例，但此參考并不意味著對本發(fā)明的限制，且不應(yīng)推斷出存在此限制。所揭示的標的物可在形式及功能上具有大量修改、變更及等效形式，所屬領(lǐng)域的技術(shù)人員應(yīng)根據(jù)本發(fā)明聯(lián)想到此等修改、變更及等效形式并受益于本發(fā)明。本發(fā)明的所繪示及所描述實施例僅作為實例，而并非是對本發(fā)明范圍的窮舉。
權(quán)利要求
1.一種具有調(diào)制模塊的集成電路裝置，其包括調(diào)制混頻器；調(diào)制器多路復(fù)用器，其具有接收多個調(diào)制器信號的輸入及連接到所述調(diào)制混頻器的調(diào)制器輸入的輸出，其中所述調(diào)制器多路復(fù)用器選擇所述多個調(diào)制器信號中的一者以用于耦合到所述調(diào)制器輸入；高載波多路復(fù)用器，其具有適于耦合到多個載波信號的輸入及耦合到所述調(diào)制混頻器的高載波輸入的輸出，其中所述調(diào)制器多路復(fù)用器選擇將所述多個載波信號中的哪個載波信號耦合到所述高載波輸入；低載波多路復(fù)用器，其具有適于耦合到所述多個載波信號的輸入及耦合到所述調(diào)制混頻器的低載波輸入的輸出，其中所述調(diào)制器多路復(fù)用器選擇將所述多個載波信號中的哪個載波信號耦合到所述低載波輸入；且其中所述調(diào)制混頻器輸出當所述調(diào)制器輸入處于第一邏輯電平時從所述高載波輸入得到的及當所述調(diào)制器輸入處于第二邏輯電平時從所述低載波輸入得到的經(jīng)調(diào)制信號。
2.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述第一邏輯電平為邏輯低且所述第二邏輯電平為邏輯高。
3.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述第一邏輯電平為邏輯高且所述第二邏輯電平為邏輯低。
4.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述多個載波信號中的一者為連續(xù)處于邏輯低的無載波信號。
5.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述多個載波信號中的一者為連續(xù)處于邏輯高的無載波信號。
6.根據(jù)權(quán)利要求1所述的集成電路裝置，其進一步包括用于通過以下操作而在將所述經(jīng)調(diào)制信號從所述高載波輸入切換到所述低載波輸入時進行同步的電路僅在所述調(diào)制器輸入及所述高載波輸入兩者都處于所述第一邏輯電平時進行切換。
7.根據(jù)權(quán)利要求1所述的集成電路裝置，其進一步包括用于通過以下操作而在將所述經(jīng)調(diào)制信號從所述高載波輸入切換到所述低載波輸入時進行同步的電路僅在所述調(diào)制器輸入及所述高載波輸入兩者都處于所述第二邏輯電平時進行切換。
8.根據(jù)權(quán)利要求1所述的集成電路裝置，其進一步包括用于通過以下操作而在將所述經(jīng)調(diào)制信號從所述高載波輸入切換到所述低載波輸入時進行同步的電路僅在所述調(diào)制器輸入及所述高載波輸入兩者處于相同邏輯電平時進行切換。
9.根據(jù)權(quán)利要求1所述的集成電路裝置，其進一步包括用于通過以下操作而在將所述經(jīng)調(diào)制信號從所述低載波輸入切換到所述高載波輸入時進行同步的電路僅在所述調(diào)制器輸入及所述低載波輸入兩者都處于所述第一邏輯電平時進行切換。
10.根據(jù)權(quán)利要求1所述的集成電路裝置，其進一步包括用于通過以下操作而在將所述經(jīng)調(diào)制信號從所述低載波輸入切換到所述高載波輸入時進行同步的電路僅在所述調(diào)制器輸入及所述低載波輸入兩者都處于所述第二邏輯電平時進行切換。
11.根據(jù)權(quán)利要求1所述的集成電路裝置，其進一步包括用于通過以下操作而在將所述經(jīng)調(diào)制信號從所述低載波輸入切換到所述高載波輸入時進行同步的電路僅在所述調(diào)制器輸入及所述低載波輸入兩者處于相同邏輯電平時進行切換。
12.根據(jù)權(quán)利要求1所述的集成電路裝置，其進一步包括用于通過以下操作而在將所述經(jīng)調(diào)制信號在所述低載波輸入與所述高載波輸入之間切換時進行同步的電路僅在所述調(diào)制器輸入及所述低載波輸入兩者都處于所述第一邏輯電平時切換到所述高載波輸入且在所述調(diào)制器輸入及所述高載波輸入兩者都處于所述第一邏輯電平時切換到所述低載波輸入。
13.根據(jù)權(quán)利要求1所述的集成電路裝置，其進一步包括用于通過以下操作而在將所述經(jīng)調(diào)制信號在所述低載波輸入與所述高載波輸入之間切換時進行同步的電路僅在所述調(diào)制器輸入及所述低載波輸入兩者都處于所述第二邏輯電平時切換到所述高載波輸入且在所述調(diào)制器輸入及所述高載波輸入兩者都處于所述第二邏輯電平時切換到所述低載波輸入。
14.根據(jù)權(quán)利要求1所述的集成電路裝置，其進一步包括用于通過以下操作而在將所述經(jīng)調(diào)制信號在所述低載波輸入與所述高載波輸入之間切換時進行同步的電路僅在所述調(diào)制器輸入及所述低載波輸入兩者處于相同邏輯電平時切換到所述高載波輸入且在所述調(diào)制器輸入及所述高載波輸入兩者處于相同邏輯電平時切換到所述低載波輸入。
15.根據(jù)權(quán)利要求1所述的集成電路裝置，其進一步包括數(shù)字處理器；及存儲器，其耦合到所述數(shù)字處理器，其中所述數(shù)字處理器是借助軟件程序來控制的。
16.根據(jù)權(quán)利要求15所述的集成電路裝置，其中所述調(diào)制器多路復(fù)用器、所述高載波多路復(fù)用器及所述低載波多路復(fù)用器由所述數(shù)字處理器控制。
17.根據(jù)權(quán)利要求15所述的集成電路裝置，其進一步包括用于控制所述調(diào)制器多路復(fù)用器、所述高載波多路復(fù)用器及所述低載波多路復(fù)用器的調(diào)制控制邏輯，其中所述調(diào)制控制邏輯耦合到所述數(shù)字處理器。
18.根據(jù)權(quán)利要求17所述的集成電路裝置，其中所述調(diào)制控制邏輯為邏輯狀態(tài)機。
19.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述集成電路裝置為微控制器。
20.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述集成電路裝置選自由微處理器、數(shù)字信號處理器(DSP)、專用集成電路(ASIC)、可編程邏輯陣列(PLA)及現(xiàn)場可編程門陣列 (FPGA)組成的群組。
21.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述調(diào)制混頻器包括同步邏輯，其中所述同步邏輯防止從所述低載波輸入改變到所述高載波輸入直到所述低載波輸入處于邏輯低，且防止從所述高載波輸入改變到所述低載波輸入直到所述高載波輸入處于邏輯低。
22.根據(jù)權(quán)利要求20所述的集成電路裝置，其中當針對所述高載波輸入啟用所述同步邏輯時，所述經(jīng)調(diào)制信號僅在所述高載波輸入處于所述邏輯低時從所述低載波輸入改變到所述高載波輸入，且當針對所述高載波輸入停用所述同步邏輯時，所述經(jīng)調(diào)制信號在所述調(diào)制器輸入處于所述邏輯高時從所述低載波輸入改變到所述高載波輸入。
23.根據(jù)權(quán)利要求20所述的集成電路裝置，其中當針對所述低載波輸入啟用所述同步邏輯時，所述經(jīng)調(diào)制信號僅在所述低載波輸入處于所述邏輯低時從所述高載波輸入改變到所述低載波輸入，且當針對所述低載波輸入停用所述同步邏輯時，所述經(jīng)調(diào)制信號在所述調(diào)制器輸入處于所述邏輯低時從所述高載波輸入改變到所述低載波輸入。
24.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述經(jīng)調(diào)制信號為接通/關(guān)斷鍵控，其中所述高載波輸入處于所述多個載波信號中的選定一者，且所述低載波信號輸入處于所述邏輯低。
25.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述經(jīng)調(diào)制信號為頻移鍵控(FSK)，其中所述高載波輸入處于所述多個載波信號中的選定一者，且所述低載波信號輸入處于所述多個載波信號中的另一選定一者。
26.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述經(jīng)調(diào)制信號為相移鍵控(PSK)，其中所述高載波輸入處于所述多個載波信號中的選定一者，且所述低載波信號輸入處于所述多個載波信號中的經(jīng)相移的所述選定一者。
27.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述集成裝置用于調(diào)暗熒光燈。
28.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述調(diào)制模塊在不使用時被置于低功率模式中。
全文摘要
本發(fā)明涉及一種具有提供調(diào)制信號的調(diào)制器模塊的集成電路裝置，所述調(diào)制信號包括一個頻率鍵控接通與關(guān)斷或在基于調(diào)制器信號而選擇的兩個或兩個以上不同頻率或相位之間交替。可從多個頻率源選擇一個或一個以上頻率或相位?？墒骨袚Q所述一個頻率的接通或關(guān)斷或者在所述至少兩個不同頻率或相位之間進行切換與所述兩個或兩個以上不同頻率或相位中的一者或兩者同步，使得不將“假信號”或雜散信號引入到所述調(diào)制信號中。所述集成電路裝置還可包括處理器、存儲器、數(shù)字邏輯及輸入/輸出。頻率源可在數(shù)字裝置內(nèi)部或外部。所述調(diào)制器信號可包括從所述數(shù)字裝置的所述數(shù)字邏輯及/或處理器產(chǎn)生的串行數(shù)據(jù)。
文檔編號H04L27/12GK102282760SQ201080004724
公開日2011年12月14日 申請日期2010年1月25日 優(yōu)先權(quán)日2009年1月26日
發(fā)明者基思·柯蒂斯, 杰羅爾德·S·茲德內(nèi)克, 維維安·德爾波特, 肖恩·斯蒂德曼, 齊克·R·倫德斯特魯姆 申請人:密克羅奇普技術(shù)公司