專利名稱：一種基于fpga的硬件可自定義cis傳感信號(hào)采集方法
技術(shù)領(lǐng)域：
本發(fā)明適用于圖像掃描應(yīng)用領(lǐng)域，所述的方法利用FPGA產(chǎn)生CIS傳感器信號(hào)采集所需基準(zhǔn)時(shí)鐘及同步采集信號(hào)，基于硬件可自定義設(shè)計(jì)方法，只需修改硬件配置文件即可以方便實(shí)現(xiàn)不同類型的CIS傳感器的即插即用。
背景技術(shù)：
圖像信號(hào)采集傳感器種類繁多，應(yīng)用的領(lǐng)域十分廣闊。常用到的主要有CIS、(XD、COMS等作為掃描影像的傳感器，CIS為線性傳感器的ー種，是用來將平面的圖像或文件掃描成電子格式，以便儲(chǔ)存、顯示、處理或傳輸?shù)墓怆娫?。產(chǎn)品具有輕、薄的特性，且由于組裝容易，可即插即用，可節(jié)省生產(chǎn)成本。CIS接觸式影像傳感器在很多圖像傳輸系統(tǒng)中有著廣泛的應(yīng)用。圖像信號(hào)采集傳感器信號(hào)采集與處理一直研究熱點(diǎn)，目前，所采用的信息采集、處理芯片主要為單片機(jī)，該類單片機(jī)能夠滿足一般圖像傳感信號(hào)采集，但是將會(huì)消耗單片機(jī)大量的時(shí)間和資源，同時(shí)只能應(yīng)用與単一型號(hào)的信號(hào)傳感器采集，不具備兼容性，不能夠滿足不同型號(hào)的信號(hào)傳感器采集要求。本發(fā)明利用了 FPGA作為信號(hào)處理邏輯芯片，其核心頻率可以到400-500MHZ，更重要的是，F(xiàn)PGA可以通過軟件進(jìn)行硬件自定義，從而可以產(chǎn)生不同型號(hào)的信號(hào)傳感器采集的工作基準(zhǔn)時(shí)序，具有強(qiáng)大的兼容、重構(gòu)性。

發(fā)明內(nèi)容
該發(fā)明采用FPGA作為信號(hào)處理邏輯芯片，CIS作為傳感信號(hào)采集器，可以根據(jù)不同類型CIS接ロ要求，通過編寫硬件編程語言對(duì)FPGA硬件進(jìn)行配置，自定義硬件1/0，進(jìn)行采集并實(shí)時(shí)傳輸數(shù)據(jù)。本發(fā)明提供ー種穩(wěn)定性、可靠性、實(shí)時(shí)性、兼容性的CIS圖像傳感信號(hào)采集方法。通過硬件自定義可以產(chǎn)生滿足不同型號(hào)CIS的信號(hào)采集電路，利用高性能FPGA完成采集信號(hào)進(jìn)行濾波及圖像重構(gòu)等運(yùn)算。一種基于FPGA的硬件可自定義CIS傳感信號(hào)采集方法，其具體操作步驟如下(I)本發(fā)明采用Spartan_3/3L系列FPGA的XC3S400作為信號(hào)處理邏輯芯片，其電源電路的設(shè)計(jì)采用AS2830-3. 3,1117-2. 5、1117-1. 2分別將5V輸入電壓轉(zhuǎn)化為3. 3V、2. 5V、I. 2V電壓供給系統(tǒng)。3. 3V作為I/O電壓VCC0、2. 5V作為輔助電壓VCCAUX，I. 2V電壓作為Spartan3的內(nèi)核電壓。(2)信號(hào)處理電路米用差分放大電路，CIS輸出信號(hào)是與像素對(duì)應(yīng)模擬信號(hào)，在時(shí)鐘信號(hào)作用下，模擬開關(guān)依次打開，將與像素信息一一對(duì)應(yīng)的模擬信號(hào)依次輸出。(3)采用3階巴特沃斯低通濾波器，進(jìn)行高頻噪聲抑制，減少噪聲參與后續(xù)圖像重構(gòu)，保證采集圖像信息能夠真實(shí)顯示。(4)選用8位高速并行模數(shù)轉(zhuǎn)換器TLC5510，最高工作頻率高達(dá)40MHz。采用雙電源供電雙向收發(fā)器74LVC4245進(jìn)行電平切換，保證FPGA能實(shí)時(shí)采集到來自A/D轉(zhuǎn)換數(shù)據(jù)。(5)選用L298N芯片驅(qū)動(dòng)傳動(dòng)電機(jī)，輸出電壓最高可達(dá)50V，直接通過電源來調(diào)節(jié)輸出電壓，用FPGA的I/O 口提供電機(jī)控制信號(hào)。 (6)根據(jù)CIS傳感器接口電路以及基準(zhǔn)時(shí)鐘要求，通過編寫程序配置FPGA，在線完成硬件I/O自定義。一種基于FPGA的硬件可自定義CIS傳感信號(hào)采集方法，其中信號(hào)邏輯處理芯片采用FPGA，能夠?qū)崿F(xiàn)功能復(fù)雜，處理速度、可靠性、適應(yīng)性等較高應(yīng)用場(chǎng)合。如果直接由微處理器(MPU)產(chǎn)生CIS傳感器控制時(shí)序信號(hào)及相關(guān)控制信號(hào)，則會(huì)消耗微處理器時(shí)間和資源。該技術(shù)在CIS傳感器采集中具有顯著優(yōu)勢(shì)和特點(diǎn)，能夠完成更高速的圖像信號(hào)采集，滿足CIS傳感器的即插即用，降低硬件重復(fù)開發(fā)成本，將在圖像采集領(lǐng)域具有實(shí)際應(yīng)用價(jià)值。本發(fā)明相對(duì)現(xiàn)有技術(shù)具有如下優(yōu)點(diǎn)和有益效果(I)選用現(xiàn)場(chǎng)可編程門陣列(FPGA)作為主控制器，產(chǎn)生CIS傳感器控制時(shí)序信號(hào)、采樣時(shí)鐘及相關(guān)控制信號(hào)，在FPGA內(nèi)部構(gòu)建數(shù)據(jù)存儲(chǔ)空間，簡(jiǎn)化外圍電路及滿足高速采集 要求。(2)不同類型CIS傳感器，只需通過軟件編程對(duì)FPGA硬件重新配置，即可產(chǎn)生符合不同類型CIS工作基準(zhǔn)時(shí)序，實(shí)現(xiàn)CIS傳感器即插即用。(3)FPGA硬件的可自定義能使電路系統(tǒng)結(jié)構(gòu)和功能任意變換，從而使單一電路系統(tǒng)具備許多不同電路功能，實(shí)現(xiàn)多種功能于一體化設(shè)計(jì)，降低開發(fā)成本。


圖I是本發(fā)明系統(tǒng)硬件結(jié)構(gòu)圖；圖2是本發(fā)明所采用芯片XC3S400外接電路圖；圖3是本發(fā)明所述系統(tǒng)配置電路圖；圖4是本發(fā)明所采用的信號(hào)處理電路-差分放大電路圖；圖5是本發(fā)明所設(shè)計(jì)的3階巴特沃斯低通濾波器的幅頻特性響應(yīng)仿真圖；圖6是本發(fā)明所述系統(tǒng)聞速A/D轉(zhuǎn)換電路圖；圖7是本發(fā)明所述系統(tǒng)電平轉(zhuǎn)換模塊電路圖；圖8是本發(fā)明所述系統(tǒng)電機(jī)驅(qū)動(dòng)模塊電路圖；圖9是本發(fā)明所述系統(tǒng)的CIS基準(zhǔn)工作時(shí)序圖；圖10是本發(fā)明所述CIS信號(hào)采集控制流程圖；圖11是本發(fā)明所述CIS信號(hào)采集方法原理框圖。
具體實(shí)施例方式下面結(jié)合實(shí)施例及附圖，對(duì)本發(fā)明關(guān)鍵技術(shù)要點(diǎn)作進(jìn)一步詳細(xì)說明，但本發(fā)明的實(shí)施方式不限于此。參閱圖I :為本發(fā)明涉及的一種基于FPGA的硬件可自定義CIS傳感信號(hào)采集方法系統(tǒng)硬件結(jié)構(gòu)圖，圖像采集系統(tǒng)包含信號(hào)處理邏輯芯片F(xiàn)PGA(I)、CIS傳感器(2)、信號(hào)處理放大電路(3)、高速A/D轉(zhuǎn)換模塊(4)、電平轉(zhuǎn)換模塊(5)、電機(jī)控制模塊(6)、三態(tài)雙向總線驅(qū)動(dòng)器(7)。其中FPGA主控制芯片包含晶振電路⑶、Reset電路(9)、電源電路(10)、JTAG接口電路(11)、配置電路(12)。CIS傳感器(2)采用時(shí)鐘頻率為4MHz。高速A/D轉(zhuǎn)換模塊(4)采用8位高速并行模數(shù)轉(zhuǎn)換器TLC5510，最高工作頻率高達(dá)40MHz，高速A/D轉(zhuǎn)換模塊(4)TLC5510的時(shí)鐘信號(hào)管腳和輸出使能信號(hào)管腳由FPGA主控器(I)直接控制，分別為AD_EN和AD_CLK。當(dāng)AD_CLK為下降沿時(shí)，F(xiàn)PGA主控器⑴將TLC5510的轉(zhuǎn)換數(shù)據(jù)讀取到FPGA主控器(I)內(nèi)部寄存器，實(shí)現(xiàn)信號(hào)由模擬到數(shù)字轉(zhuǎn)換過程。電平轉(zhuǎn)換模塊(5)采用雙電源供電的雙向收發(fā)器74LVC4245。CIS傳感器⑵工作電壓為5V，CIS傳感器⑵工作時(shí)鐘信號(hào)及行同步信號(hào)的高電平電壓最小值為3CIS傳感器(2)、高速A/D轉(zhuǎn)換模塊(4)的驅(qū)動(dòng)能力。本發(fā)明涉及一種基于FPGA的硬件可自定義CIS傳感信號(hào)采集方法，其工作流程包括1、系統(tǒng)工作流程掃描件的信息經(jīng)CIS傳感器(2)掃描輸出模擬電壓值，經(jīng)高速A/D轉(zhuǎn)換模塊(4)進(jìn)行模數(shù)轉(zhuǎn)換，F(xiàn)PGA主控器(I)讀取采樣值，并控制傳動(dòng)電機(jī)拖動(dòng)掃描件以備下一行掃描采樣。2、本發(fā)明所采用FPGA主控器(I)總線系統(tǒng)工作狀態(tài)如下①系統(tǒng)狀態(tài)I :檢測(cè)控制開始命令管腳電平，如果開始命令管腳是低電平且檢測(cè)紙張管腳是低電平時(shí)，則說明主控器(I)已發(fā)送系統(tǒng)啟動(dòng)命令且有掃描件插入掃描器，可以開始掃描，轉(zhuǎn)向系統(tǒng)狀態(tài)2，否則停留在系統(tǒng)狀態(tài)I。②系統(tǒng)狀態(tài)2 :檢測(cè)CIS行同步信號(hào)，在CIS行同步信號(hào)由 高電平變成低電平時(shí)，轉(zhuǎn)向系統(tǒng)狀態(tài)3，否則停留在系統(tǒng)狀態(tài)2。③系統(tǒng)狀態(tài)3 :啟動(dòng)A/D采樣，對(duì)A/D讀取的次數(shù)進(jìn)行計(jì)數(shù)，如果讀取完掃描一行數(shù)據(jù)時(shí)，轉(zhuǎn)動(dòng)電機(jī)并轉(zhuǎn)向系統(tǒng)狀態(tài)4，否則停留在系統(tǒng)狀態(tài)3。④系統(tǒng)狀態(tài)4 :采集數(shù)據(jù)送入FPGA的輸出控制。當(dāng)傳輸完則轉(zhuǎn)向系統(tǒng)狀態(tài)1，否則停留在系統(tǒng)狀態(tài)4。4、CIS傳感器(2)的工作時(shí)序和MD控制模塊(4)其工作流程如下CIS傳感器(2)行同步信號(hào)下降沿到來后，在CIS傳感器(2)的每個(gè)工作時(shí)鐘下降沿都會(huì)輸出像素的模擬值，直到一行像素全部輸出，假設(shè)CIS—行像素有Pmax個(gè)。CIS行同步信號(hào)等待所有像素全部輸出后，還需等待若干個(gè)工作時(shí)鐘周期，開始下一行掃描輸出。當(dāng)系統(tǒng)開始采集，在CIS傳感器⑵行同步信號(hào)由高電平變成低電平時(shí)，捕捉AD時(shí)鐘信號(hào)AD_CLK上升沿，在AD_CLK上升沿時(shí)將AD采樣值讀入FPGA主控器(I)內(nèi)部指定寄存器組，在多個(gè)時(shí)鐘信號(hào)后完成一行信號(hào)采集，由于TLC5540在其時(shí)鐘信號(hào)下降沿對(duì)輸入模擬信號(hào)進(jìn)行保持和采樣，在若干時(shí)鐘周期后將轉(zhuǎn)換的數(shù)據(jù)輸出到內(nèi)部總線上，所以舍棄FPGA主控器(I)內(nèi)部寄存器數(shù)組前面三個(gè)無效數(shù)據(jù)，余下數(shù)據(jù)則是有效像素?cái)?shù)據(jù)，連續(xù)采集，直到完成掃描件掃描。5、FPGA主控器(I)將采集到的像素?cái)?shù)據(jù)進(jìn)行濾波，然后進(jìn)行信號(hào)圖像重構(gòu)，輸出圖像。
權(quán)利要求
1.一種基于FPGA的硬件可自定義CIS傳感信號(hào)采集方法，其特征在于本發(fā)明采用FPGA作為信號(hào)處理邏輯芯片，通過設(shè)計(jì)硬件編程語言重構(gòu)FPGA硬件接ロ電路，自定義的I/O，產(chǎn)生符合不同類型CIS工作基準(zhǔn)時(shí)序，實(shí)現(xiàn)CIS傳感器的即插即用。
2.根據(jù)權(quán)利要求I所述的ー種基于FPGA的硬件可自定義CIS傳感信號(hào)采集方法，其特征在于FPGA產(chǎn)生CIS行同步信號(hào)和工作時(shí)鐘基準(zhǔn)時(shí)序，CIS傳感器輸出像素的模擬電壓值經(jīng)A/D轉(zhuǎn)換后的送入FPGA進(jìn)行數(shù)據(jù)濾波、圖像重構(gòu)。
3.根據(jù)權(quán)利要求I所述的方法，F(xiàn)PGA硬件接ロ電路包括電源電路、配置電路、高速A/D轉(zhuǎn)換電路、電平轉(zhuǎn)換電路、三態(tài)雙向總線驅(qū)動(dòng)器電路；FPGA硬件的可自定義，可以使FPGA的I/O具備許多不同電路的功能，滿足不同類型CIS傳感器接ロ要求，F(xiàn)PGA硬件電路具有智能、重構(gòu)性。
4.根據(jù)權(quán)利要求I所述的方法，CIS輸出信號(hào)經(jīng)3階巴特沃斯低通濾波器進(jìn)行高頻噪 聲抑制，減少噪聲參與后續(xù)的圖像重構(gòu)。
全文摘要
本發(fā)明是一種基于FPGA的硬件可自定義CIS(Contact Image Sensor，CIS)傳感信號(hào)采集方法，采用FPGA作為信號(hào)處理邏輯芯片，產(chǎn)生CIS工作時(shí)鐘基準(zhǔn)時(shí)序、同步采集信號(hào)，CIS傳感器輸出信號(hào)經(jīng)高速A/D轉(zhuǎn)換后，送入FPGA進(jìn)行濾波、圖像重構(gòu)。根據(jù)實(shí)際CIS傳感器接口形式，在線修改硬件配置文件，自定義FPGA硬件I/O，可以使單一電路系統(tǒng)具備許多不同電路的功能，滿足不同類型CIS傳感器接口要求，方便實(shí)現(xiàn)不同類型的CIS傳感器的即插即用，有利于提高采集模塊的兼容性，減少硬件再次開發(fā)的成本，在CIS圖像掃描領(lǐng)域具有應(yīng)用價(jià)值。
文檔編號(hào)H04N1/028GK102769711SQ20111011432
公開日2012年11月7日 申請(qǐng)日期2011年5月4日 優(yōu)先權(quán)日2011年5月4日
發(fā)明者吳黎明, 鄧耀華, 韓威, 駱學(xué)暢 申請(qǐng)人:廣東工業(yè)大學(xué)