本實用新型涉及數(shù)字電路技術(shù)領(lǐng)域，尤其涉及基于FPGA的數(shù)字調(diào)制模式自動識別裝置。

背景技術(shù)：

隨著移動通信技術(shù)的快速發(fā)展，用戶的需求日益多樣化，通信的調(diào)制方式也變得復(fù)雜和多樣，通信的調(diào)制方式也從最初的模擬調(diào)制逐步過渡為抗干擾能力更強(qiáng)、保密性更好的數(shù)字調(diào)制。隨著數(shù)字調(diào)制方式的增多，各種采用不同調(diào)制方式的通信系統(tǒng)之間的互連互通就成為亟待解決的關(guān)鍵問題。

為了對不同通信系統(tǒng)的通信信號進(jìn)行正確的解調(diào)，就需要判斷出接收信號的調(diào)制方式及其信號參數(shù)如載波頻率、符號速率等，通信信號的調(diào)制識別變得越來越重要。同時現(xiàn)代通信系統(tǒng)使用的頻段越來越高，特別是一些工作距離遠(yuǎn)、數(shù)據(jù)容量大的場合，對信號的處理速度有著很高的要求。雖然傳統(tǒng)的DSP芯片具有高精度的數(shù)據(jù)處理能力和高速的數(shù)據(jù)交換能力等優(yōu)點，但由于其是一種串行處理器，所有的運算都是順序執(zhí)行的，其處理速度不可避免的受到限制，越來越難以滿足現(xiàn)在信號識別技術(shù)的硬件要求。

技術(shù)實現(xiàn)要素：

為了解決上述技術(shù)問題，本實用新型的目的是提供一種實時高效的基于FPGA的數(shù)字調(diào)制模式自動識別裝置。

本實用新型所采取的技術(shù)方案是：

基于FPGA的數(shù)字調(diào)制模式自動識別裝置，包括信號采樣模塊、歸一化模塊、瞬時幅度譜密度最大值計算模塊、瞬時幅度峰度計算模塊、調(diào)制信號頻率分量總凈值計算模塊和門限判決模塊，所述信號采樣模塊的輸出端與歸一化模塊的輸入端連接，所述歸一化模塊的第一輸出端與瞬時幅度譜密度最大值計算模塊的輸入端連接，所述瞬時幅度譜密度最大值計算模塊的輸出端與門限判決模塊的第一輸入端連接，所述歸一化模塊的第二輸出端與瞬時幅度峰度計算模塊的輸入端連接，所述瞬時幅度峰度計算模塊的輸出端與門限判決模塊的第二輸入端連接，所述歸一化模塊的第三輸出端與調(diào)制信號頻率分量總凈值計算模塊的輸入端連接，所述調(diào)制信號頻率分量總凈值計算模塊的輸出端與門限判決模塊的第三輸入端連接。

作為本實用新型的進(jìn)一步改進(jìn)，所述歸一化模塊包括模數(shù)轉(zhuǎn)換器、第一累加器、雙口RAM單元、第一除法器和歸一化處理單元，所述信號采樣模塊的輸出端與模數(shù)轉(zhuǎn)換器的輸入端連接，所述模數(shù)轉(zhuǎn)換器的第一輸出端與雙口RAM單元的第一輸入端連接，所述模數(shù)轉(zhuǎn)換器的第二輸出端與第一累加器的輸入端連接，所述第一累加器的第一輸出端與雙口RAM單元的第二輸入端連接，所述第一累加器的第二輸出端與第一除法器的第一輸入端連接，所述雙口RAM單元的第一輸出端與第一除法器的第二輸入端連接，所述第一除法器的輸出端通過歸一化處理單元進(jìn)而連接至雙口RAM單元的第三輸入端。

作為本實用新型的進(jìn)一步改進(jìn)，所述瞬時幅度譜密度最大值計算模塊包括第一FFT運算模塊、最大值計算模塊和第一平方器，所述雙口RAM單元的第二輸出端依次通過第一FFT運算模塊、最大值計算模塊和第一平方器進(jìn)而連接至門限判決模塊的第一輸入端。

作為本實用新型的進(jìn)一步改進(jìn)，所述瞬時幅度峰度計算模塊包括第二平方器、第三平方器、第四平方器、第二累加器、第三累加器和第二除法器，所述雙口RAM單元的第三輸出端與第二平方器的輸入端連接，所述第二平方器的第一輸出端依次通過第三平方器和第二累加器進(jìn)而連接至第二除法器的第一輸入端，所述第二平方器的第二輸出端依次通過第三累加器和第四平方器進(jìn)而連接至第二除法器的第二輸入端，所述第二除法器的輸出端與門限判決模塊的第二輸入端連接。

作為本實用新型的進(jìn)一步改進(jìn)，所述調(diào)制信號頻率分量總凈值計算模塊包括加法器、第二FFT運算模塊和第四累加器，所述雙口RAM單元的第四輸出端依次通過加法器、第二FFT運算模塊和第四累加器進(jìn)而連接至門限判決模塊的第三輸入端。

本實用新型的有益效果是：

本實用新型基于FPGA的數(shù)字調(diào)制模式自動識別裝置通過從被測信號中提取出瞬時幅度譜密度最大值、瞬時幅度峰度以及調(diào)制信號頻率分量總凈值，并將這些參數(shù)與不同的判決門限相對比，從而識別出不同的數(shù)字調(diào)制信號，且通過瞬時幅度譜密度最大值計算模塊、瞬時幅度峰度計算模塊、調(diào)制信號頻率分量總凈值計算模塊對歸一化模塊輸出的數(shù)據(jù)進(jìn)行處理，這樣能減少了數(shù)據(jù)處理量，同時也降低了FPGA實現(xiàn)的復(fù)雜度，從而能有效提高處理速度，并且能大大提高識別率，方便后續(xù)的調(diào)制處理。

附圖說明

下面結(jié)合附圖對本實用新型的具體實施方式作進(jìn)一步說明：

圖1是本實用新型基于FPGA的數(shù)字調(diào)制模式自動識別裝置的原理方框圖；

圖2是本實用新型基于FPGA的數(shù)字調(diào)制模式自動識別裝置中歸一化模塊的原理方框圖；

圖3是本實用新型基于FPGA的數(shù)字調(diào)制模式自動識別裝置中瞬時幅度譜密度最大值計算模塊的原理方框圖；

圖4是本實用新型基于FPGA的數(shù)字調(diào)制模式自動識別裝置中瞬時幅度峰度計算模塊的原理方框圖；

圖5是本實用新型基于FPGA的數(shù)字調(diào)制模式自動識別裝置中調(diào)制信號頻率分量總凈值計算模塊的原理方框圖。

具體實施方式

參考圖1，本實用新型基于FPGA的數(shù)字調(diào)制模式自動識別裝置，包括信號采樣模塊、歸一化模塊、瞬時幅度譜密度最大值計算模塊、瞬時幅度峰度計算模塊、調(diào)制信號頻率分量總凈值計算模塊和門限判決模塊，所述信號采樣模塊的輸出端與歸一化模塊的輸入端連接，所述歸一化模塊的第一輸出端與瞬時幅度譜密度最大值計算模塊的輸入端連接，所述瞬時幅度譜密度最大值計算模塊的輸出端與門限判決模塊的第一輸入端連接，所述歸一化模塊的第二輸出端與瞬時幅度峰度計算模塊的輸入端連接，所述瞬時幅度峰度計算模塊的輸出端與門限判決模塊的第二輸入端連接，所述歸一化模塊的第三輸出端與調(diào)制信號頻率分量總凈值計算模塊的輸入端連接，所述調(diào)制信號頻率分量總凈值計算模塊的輸出端與門限判決模塊的第三輸入端連接。

其中，所述歸一化模塊、瞬時幅度譜密度最大值計算模塊、瞬時幅度峰度計算模塊、調(diào)制信號頻率分量總凈值計算模塊和門限判決模塊都需要一個相同的時鐘和復(fù)位輸入。

參考圖2，進(jìn)一步作為優(yōu)選的實施方式，所述歸一化模塊包括模數(shù)轉(zhuǎn)換器、第一累加器、雙口RAM單元、第一除法器和歸一化處理單元，所述信號采樣模塊的輸出端與模數(shù)轉(zhuǎn)換器的輸入端連接，所述模數(shù)轉(zhuǎn)換器的第一輸出端與雙口RAM單元的第一輸入端連接，所述模數(shù)轉(zhuǎn)換器的第二輸出端與第一累加器的輸入端連接，所述第一累加器的第一輸出端與雙口RAM單元的第二輸入端連接，所述第一累加器的第二輸出端與第一除法器的第一輸入端連接，所述雙口RAM單元的第一輸出端與第一除法器的第二輸入端連接，所述第一除法器的輸出端通過歸一化處理單元進(jìn)而連接至雙口RAM單元的第三輸入端。

優(yōu)選的，所述歸一化模塊主要對輸入的信號數(shù)據(jù)進(jìn)行歸一化處理。

設(shè)信號的采樣點數(shù)為Ns、零中心歸一化瞬時幅度為α_cn(i)，

則α_cn(i)＝α_n(i)-1，其中

可知

根據(jù)α_cn(i)的實現(xiàn)公式可知，在FPGA中實現(xiàn)時主要完成累加、乘除以及整個過程的控制工作，實現(xiàn)累加可以采用流水線結(jié)構(gòu)，即把一個周期內(nèi)執(zhí)行的邏輯操作分成幾步小的操作，并在高速的時鐘內(nèi)完成；由公式還可以看到，從模數(shù)轉(zhuǎn)換器輸出的采樣數(shù)據(jù)α(i)輸入第一累加器進(jìn)行累加計算數(shù)據(jù)累加和accum_sum后還要和以前采樣的數(shù)據(jù)α(i)進(jìn)行計算，因此需要對采樣數(shù)據(jù)α(i)進(jìn)行緩存，在這里調(diào)用雙口RAM單元對數(shù)據(jù)進(jìn)行處理。當(dāng)數(shù)據(jù)α(i)累加完畢后，輸出一個累加結(jié)束信號accum_stop，開始讀出雙口RAM單元內(nèi)存儲的數(shù)據(jù)α(i)，同時擦除該地址的數(shù)據(jù)α(i)，將從雙口RAM單元中讀出的數(shù)據(jù)α(i)與ccum_sum輸入除法器14進(jìn)行除法運算，得到歸一化處理單元得到數(shù)據(jù)α_n(i)，將所得的結(jié)果用定點數(shù)表示，然后將歸一化處理過的數(shù)據(jù)α_cn(i)再次回存入雙口RAM單元，存儲第一個歸一化處理數(shù)據(jù)α_cn(i)時輸出一個啟動信號，讀出一個數(shù)據(jù)α(i)回存一個數(shù)據(jù)α_cn(i)，直至將所需要的數(shù)據(jù)α(i)全部進(jìn)行歸一化處理，此時，雙口RAM單元內(nèi)存儲的是Ns個零中心歸一化瞬時幅度數(shù)據(jù)α_cn(i)，當(dāng)瞬時幅度譜密度最大值計算模塊、瞬時幅度峰度計算模塊、調(diào)制信號頻率分量總凈值計算模塊等特征提取模塊需要對歸一化數(shù)據(jù)α(i)進(jìn)行處理時，輸出啟動信號start即可以處理雙口RAM單元中的數(shù)據(jù)。

參考圖3，進(jìn)一步作為優(yōu)選的實施方式，所述瞬時幅度譜密度最大值計算模塊包括第一FFT運算模塊、最大值計算模塊和第一平方器，所述雙口RAM單元的第二輸出端依次通過第一FFT運算模塊、最大值計算模塊和第一平方器進(jìn)而連接至門限判決模塊的第一輸入端。

其中，最大值計算模塊可采用數(shù)字比較器與存儲器實現(xiàn)。最大值計算只需要一個比較器即可順序求出當(dāng)前碼相位N點的最大值。搜索最大值的方法如下：假定當(dāng)前碼相位累加結(jié)果的第一個值為最大值，從第二個值開始與上一個值進(jìn)行比較，若該值大于最大值，則最大值進(jìn)行更新，更新為當(dāng)前值；否則最大值進(jìn)行保持，保持上一次的最大值，如此往復(fù)，直至第N個值比較完畢；得到當(dāng)前碼相位的最大值及其所在的位置；按照此方法繼續(xù)搜索下一個碼相位的最大值。

所述瞬時幅度譜密度最大值計算模塊主要是從輸入信號中提取出特征值以對ASK信號與其他信號進(jìn)行識別。R_max表示瞬時幅度譜密度最大值。

由瞬時幅度譜密度的最大值

可得R_max＝N_sγ_max＝max|FFT(α_cn(i))|²；

由其實現(xiàn)公式可知，該模塊在FPGA中實現(xiàn)時主要通過第一FFT運算模塊、最大值計算模塊和第一平方器進(jìn)行運算，同時該模塊與歸一化模塊相連接，當(dāng)?shù)谝籉FT運算模塊的sink_already為高電平時，讀出數(shù)據(jù)進(jìn)行FFT運算，F(xiàn)FT運算可以直接調(diào)用IP核實現(xiàn)，然后比較經(jīng)過第一FFT運算模塊運算后的數(shù)據(jù)，取FFT運算后的數(shù)據(jù)最大值進(jìn)行平方運算，即可得到所需參數(shù)R_max。

參考圖4，進(jìn)一步作為優(yōu)選的實施方式，所述瞬時幅度峰度計算模塊包括第二平方器、第三平方器、第四平方器、第二累加器、第三累加器和第二除法器，所述雙口RAM單元的第三輸出端與第二平方器的輸入端連接，所述第二平方器的第一輸出端依次通過第三平方器和第二累加器進(jìn)而連接至第二除法器的第一輸入端，所述第二平方器的第二輸出端依次通過第三累加器和第四平方器進(jìn)而連接至第二除法器的第二輸入端，所述第二除法器的輸出端與門限判決模塊的第二輸入端連接。

所述瞬時幅度峰度計算模塊主要是從輸入信號中提取出特征值以對FSK信號與PSK信號進(jìn)行識別。其中表示瞬時幅度峰度。

由于瞬時幅度峰度

由公式可知

則

根據(jù)算法分析的結(jié)果,計算過程分兩路:一路完成平方的統(tǒng)計和；另一路實現(xiàn)統(tǒng)計和的平方,因此該運算單元需采用兩處這種設(shè)計,分別實現(xiàn)兩路運算中的統(tǒng)計和。由分析可知，瞬時幅度峰度計算模塊在FPGA實現(xiàn)中需要完成累加、平方以及除法操作，首先控制過程發(fā)送一個啟動信號，開始從歸一化模塊讀取數(shù)據(jù)，將從雙口RAM單元中讀出的數(shù)據(jù)平方后分兩路進(jìn)行處理，一路先進(jìn)行平方處理，然后求其累加和，另一路先進(jìn)行累加，然后再計算平方值，最后進(jìn)行除法處理，最后得到瞬時幅度峰度。

參考圖5，進(jìn)一步作為優(yōu)選的實施方式，所述調(diào)制信號頻率分量總凈值計算模塊包括加法器、第二FFT運算模塊和第四累加器，所述雙口RAM單元的第四輸出端依次通過加法器、第二FFT運算模塊和第四累加器進(jìn)而連接至門限判決模塊的第三輸入端。

所述調(diào)制信號頻率分量總凈值計算模塊主要是從輸入信號中提取出特征值以對2FSK信號與4FSK信號進(jìn)行識別。Sum_fft表示調(diào)制信號頻率分量總凈值。

該參數(shù)的實現(xiàn)比較簡單，Sum_fft的FPGA實現(xiàn)主要是完成FFT運算以及累加，主要是將歸一化處理模塊的數(shù)據(jù)讀出來，然后通過加法器進(jìn)行加1操作，將加1后的數(shù)據(jù)通過第二FFT運算模塊進(jìn)行FFT運算，將得到的最終結(jié)果進(jìn)行累加操作即可得到。

優(yōu)選的，所述門限判決模塊可采用多個數(shù)字比較器實現(xiàn)，當(dāng)通過FPGA對信號進(jìn)行處理得到三個特征參數(shù)瞬時幅度譜密度最大值R_max、瞬時幅度峰度以及調(diào)制信號頻率分量總凈值Sum_fft，需要對其得到的結(jié)果進(jìn)行判定，當(dāng)超過某一判決門限時，會對信號進(jìn)行識別，本實施例中，當(dāng)R_max大于Th1時，會認(rèn)為該信號是ASK信號，接著判定當(dāng)大于Th2時，信號自動識別為4ASK信號，否則為2ASK信號，其它信號的識別類推。

本實用新型在4dB以上的信噪比條件下識別率很高，達(dá)到99％以上。

本實用新型中的歸一化處理單元、第一FFT運算模塊和第二FFT運算模塊等均可采用對應(yīng)的芯片或FPGA實現(xiàn)。

以上是對本實用新型的較佳實施進(jìn)行了具體說明，但本實用新型創(chuàng)造并不限于所述實施例，熟悉本領(lǐng)域的技術(shù)人員在不違背本實用新型精神的前提下還可做作出種種的等同變形或替換，這些等同的變形或替換均包含在本申請權(quán)利要求所限定的范圍內(nèi)。