一種基于嵌入式芯片的SerDes誤碼率檢測方法及系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及芯片測試技術(shù)領(lǐng)域，特別是涉及一種基于嵌入式芯片的SerDes誤碼率檢測方法及系統(tǒng)。
【背景技術(shù)】
[0002]SerDes (串化器/解串器)接口以下簡稱SerDes，常用于芯片至芯片和電路板至電路板之間的高速數(shù)據(jù)傳輸。芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸性能主要體現(xiàn)在SerDes工作的性能上，也就是SerDes與SerDes之間數(shù)據(jù)通訊的能力，這個數(shù)值越高說明芯片性能越好，對SerDes設(shè)計技術(shù)要求也越高，在芯片形成產(chǎn)品之前不僅僅要測試芯片的功能、性能，還有一項關(guān)鍵任務(wù)就是芯片上的SerDes的誤碼率檢測，當(dāng)數(shù)據(jù)傳輸出錯時，就有誤碼率產(chǎn)生，當(dāng)傳輸出錯超過一定的預(yù)期范圍就無法容忍芯片的使用。這一關(guān)鍵測試技術(shù)決定整個芯片的使用生命。
[0003]隨著S0C(S0C，System on Chip，片上系統(tǒng))性能在逐漸提升，對系統(tǒng)的帶寬要求更高，并行接口已經(jīng)被高速串行鏈接、或SerDes所取代。嵌入式芯片采用了 SerDes技術(shù)的高速串行接口來取代傳統(tǒng)的并行總線架構(gòu)?；赟erDes的設(shè)計增加了系統(tǒng)帶寬和性能，減少了信號數(shù)量，減少了嵌入式芯片引腳，同時帶來了諸如減少板級布線沖突、降低開關(guān)噪聲、更低的功耗和封裝成本等許多好處。
[0004]而SerDes技術(shù)的主要缺點是需要非常精確、超低抖動的元件來提供用于控制高速率數(shù)據(jù)串行信號所需的參考時鐘，這一技術(shù)不足是造成是誤碼率的根本原因，如何判斷SSD主控芯片是否具有高可靠性，穩(wěn)定性，低誤碼率的數(shù)據(jù)傳輸特性，完全靠SerDes信號傳輸?shù)耐暾?，低誤碼率等特性。一般SerDes傳輸速率在1Gbps以上，這種高速傳輸數(shù)據(jù)很容易造成數(shù)據(jù)傳輸丟失或者出錯，導(dǎo)致嵌入式芯片的SerDes誤碼率非常高，為了更高質(zhì)量的嵌入式芯片，在設(shè)計技術(shù)上要求非常高，同時在測試時要求同樣非常精準(zhǔn)，在測試SerDes誤碼率也是嵌入式芯片設(shè)計中一個難題。
[0005]傳統(tǒng)的測試技術(shù)通過測試FPGA或者誤碼率檢測儀器與SOC評估芯片互連通訊，由FPGA或者誤碼率檢測儀器發(fā)送一系列數(shù)據(jù)加載到SOC評估芯片上，通過一個來回再在SerDes接口接收數(shù)據(jù)，用發(fā)送數(shù)據(jù)和接收數(shù)據(jù)對比來判斷，從而得出誤碼率。這種技術(shù)對FPGA元器件布線、FPGA設(shè)計要求很高，給測試帶來困難；同時在購買FPGA或者誤碼率檢測儀器帶來測試上的巨大成本和拉長測試周期。
[0006]由此可見，如何降低基于嵌入式芯片的SerDes誤碼率檢測的成本是本領(lǐng)域技術(shù)人員亟待解決的問題。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的是提供一種基于嵌入式芯片的SerDes誤碼率檢測方法，用于降低基于嵌入式芯片的SerDes誤碼率檢測的成本。此外，本發(fā)明的目的還提供與上述方法對應(yīng)的系統(tǒng)。
[0008]為解決上述技術(shù)問題，本發(fā)明提供一種基于嵌入式芯片的SerDes誤碼率檢測方法，將待測試嵌入式芯片的發(fā)送信號接口和接收信號接口連接；將所述待測試嵌入式芯片的JTAG調(diào)試接口與測試終端連接；該方法包括:
[0009]向所述待測試嵌入式芯片的JTAG控制器發(fā)送控制信號；
[0010]根據(jù)所述控制信號向測試信號單元發(fā)送寫命令；
[0011]根據(jù)所述寫命令產(chǎn)生測試數(shù)據(jù)和對比數(shù)據(jù)；
[0012]將所述對比數(shù)據(jù)與所述測試數(shù)據(jù)進行比較；
[0013]存儲所述測試數(shù)據(jù)與所述對比數(shù)據(jù)的比較結(jié)果；
[0014]通過所述比較結(jié)果計算所述嵌入式芯片的SerDes誤碼率；
[0015]其中，通過所述發(fā)送信號接口和所述接收信號接口將所述測試數(shù)據(jù)返回以與所述對比數(shù)據(jù)進行比較。
[0016]優(yōu)選地，所述通過所述發(fā)送信號接口和所述接收信號接口將所述測試數(shù)據(jù)返回以與所述對比數(shù)據(jù)進行比較具體包括:
[0017]將所述測試數(shù)據(jù)傳輸至所述待測試嵌入式芯片的發(fā)送信號接口 ；
[0018]將所述待測試嵌入式芯片的接收信號接口的所述測試數(shù)據(jù)發(fā)送至所述測試信號單元。
[0019]優(yōu)選地，所述根據(jù)所述控制信號向測試信號單元發(fā)送寫命令并根據(jù)所述寫命令產(chǎn)生測試數(shù)據(jù)具體包括:
[0020]配置發(fā)送方的測試時間；
[0021]產(chǎn)生發(fā)送方的啟動測試命令；
[0022]產(chǎn)生測試數(shù)據(jù)。
[0023]優(yōu)選地，所述根據(jù)所述控制信號產(chǎn)生對比數(shù)據(jù)具體包括:
[0024]配置接收方的測試時間；
[0025]產(chǎn)生接收方的啟動測試命令；
[0026]產(chǎn)生對比數(shù)據(jù)。
[0027]優(yōu)選地，在所述存儲所述測試數(shù)據(jù)與所述對比數(shù)據(jù)的比較結(jié)果之后還包括:讀取所述比較結(jié)果；
[0028]其中，通過處理器將所述對比數(shù)據(jù)與所述測試數(shù)據(jù)進行比較以得到所述比較結(jié)果O
[0029]一種基于嵌入式芯片的SerDes誤碼率檢測系統(tǒng)，將待測試嵌入式芯片的發(fā)送信號接口和接收信號接口連接；將所述待測試嵌入式芯片的JTAG調(diào)試接口與測試終端連接；該系統(tǒng)包括:
[0030]測試終端，用于向所述待測試嵌入式芯片的JTAG控制器發(fā)送控制信號，并通過比較結(jié)果計算所述嵌入式芯片的SerDes誤碼率。
[0031]與所述測試終端通信連接的JTAG控制器，用于根據(jù)所述控制信號向測試信號單元發(fā)送寫命令；
[0032]與所述JTAG控制器通信連接的測試信號單元，用于根據(jù)所述寫命令產(chǎn)生測試數(shù)據(jù)和對比數(shù)據(jù)，將所述對比數(shù)據(jù)與所述測試數(shù)據(jù)進行比較，并存儲所述測試數(shù)據(jù)與所述對比數(shù)據(jù)的比較結(jié)果；
[0033]其中，通過所述發(fā)送信號接口和所述接收信號接口將所述測試數(shù)據(jù)返回以與所述對比數(shù)據(jù)進行比較。
[0034]優(yōu)選地，還包括:
[0035]發(fā)送邏輯電路，用于將所述測試數(shù)據(jù)傳輸至所述待測試嵌入式芯片的發(fā)送信號接P ;
[0036]接收邏輯電路，用于將所述待測試嵌入式芯片的接收信號接口的所述測試數(shù)據(jù)發(fā)送至所述測試信號單元。
[0037]優(yōu)選地，所述測試信號單元包括:
[0038]第一時間寄存器，用于配置發(fā)送方的測試時間；
[0039]第一控制寄存器，用于產(chǎn)生發(fā)送方的啟動測試命令；
[0040]第一 PRBS電路，用于產(chǎn)生測試數(shù)據(jù)。
[0041]優(yōu)選地，所述測試信號單元還包括:
[0042]第二時間寄存器，用于配置接收方的測試時間；
[0043]第二控制寄存器，用于產(chǎn)生接收方的啟動測試命令；
[0044]第二 PRBS電路，用于產(chǎn)生對比數(shù)據(jù)。
[0045]優(yōu)選地，所述測試信號單元還包括:
[0046]錯誤寄存器，用于存儲所述測試數(shù)據(jù)與所述對比數(shù)據(jù)的比較結(jié)果；
[0047]處理器，用于將所述對比數(shù)據(jù)與所述測試數(shù)據(jù)進行比較。
[0048]本發(fā)明所提供的基于嵌入式芯片的SerDes誤碼率檢測方法，在測試之前將待測試嵌入式芯片的發(fā)送信號接口和接收信號接口連接；將待測試嵌入式芯片的JTAG調(diào)試接口與測試終端連接，以形成一個閉環(huán)的測試系統(tǒng)。本方法利用嵌入式芯片自帶的JTAG調(diào)試接口和JTAG控制器來完成測試過程。不需要額外配置測試設(shè)備或儀器，不用對元器件布線和額外的測試電路設(shè)計，節(jié)約成本，減少測試時間。此外，本發(fā)明還提供與該方法對應(yīng)的系統(tǒng)。
【附圖說明】
[0049]為了更清楚地說明本發(fā)明實施例，下面將對實施例中所需要使用的附圖做簡單的介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0050]圖1為本發(fā)明提供的一種基于嵌入式芯片的SerDes誤碼率檢測方法的流程圖；
[0051]圖2為本發(fā)明提供的基于嵌入式芯片的SerDes誤碼率檢測系統(tǒng)的結(jié)構(gòu)圖；
[0052]圖3為本發(fā)明提供的另一種基于嵌入式芯片的SerDes誤碼率檢測系統(tǒng)的結(jié)構(gòu)圖。
【具體實施方式】
[0053]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下，所獲得的所有其他實施例，都屬