異步圖像實(shí)時(shí)疊加控制器及其疊加方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及圖像處理的技術(shù)領(lǐng)域，具體說(shuō)是一種異步圖像實(shí)時(shí)疊加控制器及其疊加方法。
【背景技術(shù)】
[0002]隨著科學(xué)技術(shù)的發(fā)展，視頻疊加技術(shù)已經(jīng)應(yīng)用得十分廣泛，電視產(chǎn)品中的畫(huà)中畫(huà)、支持多顯的PC機(jī)顯卡和一些專(zhuān)業(yè)視頻疊加軟件技術(shù)，都在現(xiàn)實(shí)生活中為我們解決了很多問(wèn)題，但目前這些疊加技術(shù)還遠(yuǎn)遠(yuǎn)滿(mǎn)足不了許多現(xiàn)場(chǎng)應(yīng)用的實(shí)際需求。
[0003]例如需要實(shí)現(xiàn)多路視頻輸入疊加的綜合作戰(zhàn)顯控平臺(tái)，其中輸入的視頻信號(hào)多樣，包括:監(jiān)控設(shè)備輸出的PAL-D格式信號(hào)、平臺(tái)設(shè)備的VGA視頻信號(hào)、雷達(dá)設(shè)備輸出的LVDS信號(hào)等，需要將其所有信號(hào)有選擇的實(shí)時(shí)疊加顯示在相應(yīng)控制人員的顯示設(shè)備上，以確保完成最終正確的操作任務(wù)。
[0004]PAL-D、VGA和LVDS視頻信號(hào)，是顯示市場(chǎng)上主流的視頻標(biāo)準(zhǔn)，都有各自的應(yīng)用領(lǐng)域和顯示設(shè)備，并且各自的疊加應(yīng)用也很常見(jiàn)，但可以實(shí)現(xiàn)不同視頻信號(hào)混合疊加的設(shè)備卻很少。
[0005]中國(guó)專(zhuān)利，CN 204883833 U(公開(kāi)時(shí)間:2015年12月16日)提供了一種圖像處理裝置，包括LCD顯示器、圖形圖像疊加器、第一視頻編碼器、TV、單片機(jī)、主機(jī)接口、第二視頻解碼器、FPGA，F(xiàn)PGA配置芯片和幀存儲(chǔ)器，F(xiàn)PGA配置芯片與FPGA相連，F(xiàn)PGA與幀存儲(chǔ)器相連，F(xiàn)PGA還與第一視頻編碼器相連，第一視頻編碼器分別與圖形圖像疊加器、TV相連，圖形圖像疊加器與LCD顯示器相連，單片機(jī)分別與第二視頻解碼器、主機(jī)接口、第一視頻編碼器和FPGA相連;這一技術(shù)方案具備圖像疊加處理的能力，但不能解決不同視頻信號(hào)間混合疊加的問(wèn)題。
[0006]中國(guó)專(zhuān)利，CN 103051904 A(公開(kāi)時(shí)間:2013年4月17日)提供了一種基于浮動(dòng)像素的數(shù)字半調(diào)視頻處理系統(tǒng)及其方法，其中系統(tǒng)包括CCD傳感器、模數(shù)信號(hào)轉(zhuǎn)換芯片和顯示設(shè)備;設(shè)置有FPGA圖像處理單元;CCD傳感器、模數(shù)信號(hào)轉(zhuǎn)換芯片、FPGA圖像處理單元和顯示設(shè)備依次連接;所述的圖像處理單元包括輸入數(shù)據(jù)處理模塊、系統(tǒng)控制模塊、帶浮動(dòng)像素的抖動(dòng)模板模塊、圖像數(shù)據(jù)比較模塊和圖像信息修正模塊;這一技術(shù)方案主要適用于圖像增強(qiáng)處理，雖然也具備圖像疊加處理能力，但同樣不能解決不同視頻信號(hào)間混合疊加的問(wèn)題。
[0007]因此，需要對(duì)現(xiàn)有技術(shù)進(jìn)行改進(jìn)、完善、創(chuàng)新，提供一種既能將不同格式視頻信號(hào)可控的完成實(shí)時(shí)疊加，又能將疊加后圖像有選擇性輸出的異步實(shí)時(shí)疊加控制模塊實(shí)為必要。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的在于針對(duì)現(xiàn)有技術(shù)進(jìn)行改進(jìn)，提供一種既能同時(shí)顯示不同信號(hào)源，且信號(hào)源的類(lèi)型(PAL-D、VGA、LVDS)和數(shù)量可配置，又能保證所有信號(hào)均能實(shí)時(shí)高質(zhì)量的顯示且具備視頻格式轉(zhuǎn)換、時(shí)鐘同步選擇、疊加分層控制的異步實(shí)時(shí)圖像疊加控制器及其方法，該控制器在顯示控制系統(tǒng)中使用既能同時(shí)顯示多路信號(hào)源，又能保證所有信號(hào)均實(shí)時(shí)高質(zhì)量顯示且支持多屏顯示的圖像模塊。
[0009]本發(fā)明所采用的技術(shù)方案是:
一種異步圖像實(shí)時(shí)疊加控制器，包括輸入電路、疊加控制單元、存儲(chǔ)器和輸出電路，疊加控制單元分別和輸入電路、輸出電路以及存儲(chǔ)器相連接;所述的輸入電路為多路輸入，輸入電路包括PAL-D信號(hào)轉(zhuǎn)LVDS信號(hào)電路、VGA信號(hào)轉(zhuǎn)LVDS信號(hào)電路和LVDS信號(hào)轉(zhuǎn)LVDS信號(hào)電路中的至少一種;所述的輸出電路為多路輸出并和輸入電路相對(duì)應(yīng)，輸出電路包括LVDS信號(hào)轉(zhuǎn)PAL-D信號(hào)電路、LVDS信號(hào)轉(zhuǎn)VGA信號(hào)電路和LVDS信號(hào)轉(zhuǎn)LVDS信號(hào)電路中的至少一種；所述的疊加控制單元包括FPGA器件，F(xiàn)PGA器件上設(shè)有串并轉(zhuǎn)換電路、并串轉(zhuǎn)換電路、時(shí)鐘模塊和綜合控制模塊；串并轉(zhuǎn)換電路和輸入電路相對(duì)應(yīng)，并串轉(zhuǎn)換電路和輸出電路相對(duì)應(yīng)，綜合控制模塊包括FIFO緩存器、對(duì)輸入綜合控制模塊的視頻信號(hào)進(jìn)行分層的疊加分層設(shè)置子模塊、對(duì)分層后的視頻信號(hào)進(jìn)行透明色判斷的透明色判斷子模塊、將視頻信號(hào)截取為圖像數(shù)據(jù)作為底圖存入存儲(chǔ)器的鎖屏存儲(chǔ)子模塊以及控制視頻信號(hào)進(jìn)行分路及輸出的輸出控制子模塊;綜合控制模塊通過(guò)FIFO緩存器分別和串并轉(zhuǎn)換電路以及時(shí)鐘模塊相連接，綜合控制模塊的信號(hào)輸出側(cè)和并串轉(zhuǎn)換電路相連接，并串轉(zhuǎn)換電路和時(shí)鐘模塊相連接。
[0010]—種基于上述異步圖像實(shí)時(shí)疊加控制器的異步圖像實(shí)時(shí)疊加方法，包括如下步驟:
步驟一、將外部視頻信號(hào)導(dǎo)入輸入電路，通過(guò)輸入電路將不同頻率、不同分辨率的PAL-D信號(hào)、VGA信號(hào)以及LVDS信號(hào)轉(zhuǎn)換為同一頻率、同一分辨率的待處理LVDS信號(hào)；
步驟二、通過(guò)串并轉(zhuǎn)換電路將待處理LVDS信號(hào)解析為T(mén)FT信號(hào)，去掉R基色最低位和B基色最低位，獲得待處理TFT信號(hào)；
步驟三、將待處理TFT信號(hào)導(dǎo)入FIFO緩存器通過(guò)時(shí)鐘模塊引入標(biāo)準(zhǔn)頻率信號(hào)，進(jìn)行緩存處理，獲得同步化的TFT信號(hào)；
步驟四、對(duì)同步化的TFT信號(hào)進(jìn)行分層疊加處理，其中，疊加分層設(shè)置子模塊對(duì)輸入綜合控制模塊的視頻信號(hào)進(jìn)行分層;透明色判斷子模塊將RGB三基色的值均為“O”的設(shè)為透明色，將G基色最低值為“I”的設(shè)為黑色，并以時(shí)鐘標(biāo)準(zhǔn)頻率為基準(zhǔn)，完成視頻圖像的疊加;鎖屏存儲(chǔ)子模塊將視頻信號(hào)以場(chǎng)同步信號(hào)為起始，當(dāng)設(shè)置鎖屏存儲(chǔ)操作時(shí)，可將一屏圖像數(shù)據(jù)存入存儲(chǔ)器中，并作為底圖用于疊加使用;輸出控制子模塊將同步疊加處理后的TFT信號(hào)有選擇的輸出到并串轉(zhuǎn)換電路，轉(zhuǎn)化為處理后的LVDS信號(hào)；
步驟五、輸出電路接收處理后的LVDS信號(hào)，并根據(jù)時(shí)鐘模塊的頻率信號(hào)進(jìn)行進(jìn)行頻率調(diào)節(jié)，將標(biāo)準(zhǔn)頻率的LVDS信號(hào)分別轉(zhuǎn)換為所需頻率的PAL-D信號(hào)、VGA信號(hào)或LVDS信號(hào)，并輸出至外部播放設(shè)備或傳輸線(xiàn)路，完成異步圖像實(shí)時(shí)疊加。
[0011 ]優(yōu)選的，可以選用如下方案:
存儲(chǔ)器為異步存儲(chǔ)器件SRAM。
[0012]時(shí)鐘模塊包括鎖相回路。
[0013]FPGA器件為Altera公司的型號(hào)為EP4CE30F29的FPGA芯片。
[0014]時(shí)鐘模塊的標(biāo)準(zhǔn)頻率為65MHz。
[0015]待處理LVDS信號(hào)的分辨率為1024 x 768，顯示方式為居中顯示。
[0016]待處理TFT信號(hào)和同步化的TFT信號(hào)均為18位。
[0017]本發(fā)明的有益效果在于:
本發(fā)明采用硬件處理結(jié)構(gòu)，應(yīng)用指向性強(qiáng)，實(shí)現(xiàn)所有視頻信號(hào)均能高質(zhì)量實(shí)時(shí)顯示，并且實(shí)現(xiàn)實(shí)時(shí)疊加顯示;采用疊加顯示受控方式，信號(hào)數(shù)量和類(lèi)型可以根據(jù)需要配置;采用分層可控結(jié)構(gòu)，可以根據(jù)實(shí)際需要選擇顯示圖像的主次關(guān)系；具有應(yīng)用靈活、實(shí)現(xiàn)簡(jiǎn)單、功能可靠等特點(diǎn)。
【附圖說(shuō)明】
[0018]圖1是本發(fā)明異步圖像實(shí)時(shí)疊加控制器的工作原理框圖。
[0019]圖2是本發(fā)明異步圖像實(shí)時(shí)疊加控制器的疊加控制單元的工作原理框圖。
【具體實(shí)施方式】
[0020]以下結(jié)合實(shí)施例和附圖對(duì)技術(shù)方案進(jìn)行具體說(shuō)明。
[0021]如圖所示，一種異步圖像實(shí)時(shí)疊加控制器，包括輸入電路、疊加控制單元、存儲(chǔ)器和輸出電路，疊加控制單元分別和輸入電路、輸出電路以及存儲(chǔ)器相連接。
[0022]將PAL_D、VGA、LVDS等視頻信號(hào)，經(jīng)過(guò)輸入電路處理后，同一轉(zhuǎn)換為疊加控制單元要求的辨率為1024 X 768，時(shí)鐘頻率為65MHz的標(biāo)準(zhǔn)LVDS視頻信號(hào)，再經(jīng)過(guò)存儲(chǔ)器緩沖處理后以各自的顯示時(shí)鐘到輸出電路，最后輸出電路在根據(jù)需要將其視頻信號(hào)轉(zhuǎn)換為PAL-D、VGA或LVDS輸出，整個(gè)過(guò)程無(wú)論視頻圖像的分辨率大小，圖像都以居中方式處理。
[0023]輸入電路用于視頻信號(hào)格式轉(zhuǎn)換，輸入電路采用硬件電路方式，包括PAL-D信號(hào)轉(zhuǎn)LVDS信號(hào)電路、VGA信號(hào)轉(zhuǎn)LVDS信號(hào)電路和LVDS信號(hào)轉(zhuǎn)LVDS信號(hào)電路中的至少一種，可選擇的固定實(shí)現(xiàn)PAL-D信號(hào)轉(zhuǎn)LVDS信號(hào)、VGA信號(hào)轉(zhuǎn)LVDS信號(hào)和LVDS信號(hào)轉(zhuǎn)LVDS信號(hào)，無(wú)論輸入信號(hào)格式和分辨率大小，最終輸出的LVDS信號(hào)都同一為65MHz時(shí)鐘頻率，分辨率為1024 x768的標(biāo)準(zhǔn)LVDS視頻信號(hào)，并且轉(zhuǎn)換后輸出到疊加控制單元的視頻圖像不論大小都以居中方式顯不O
[0024]疊加控制單元是疊加控制器中的核心部分，采用以altera公司EP4CE30F29型號(hào)FPGA芯片為核心的硬件構(gòu)架，F(xiàn)PGA上設(shè)有串并轉(zhuǎn)換電路、并串轉(zhuǎn)換電路、時(shí)鐘模塊和綜合控制模塊；串并轉(zhuǎn)換電路和輸入電路相對(duì)應(yīng)，并串轉(zhuǎn)換電路和輸出電路相對(duì)應(yīng)，綜合控制模塊包括FIFO緩存器、對(duì)輸入綜合控制模塊的視頻信號(hào)進(jìn)行分層的疊加分層設(shè)置子模塊、對(duì)分層后的視頻信號(hào)進(jìn)行透明色判斷的透明色判斷子模塊、將視頻信號(hào)截取為圖像數(shù)據(jù)作為底圖存入存儲(chǔ)器的鎖屏存儲(chǔ)子模塊以及控制視頻信號(hào)進(jìn)行分路及輸出的輸出控制子模塊;綜合控制模塊通過(guò)FIFO緩存器分別和串并轉(zhuǎn)換電路以及時(shí)鐘模塊相連接，綜合控制模塊的信號(hào)輸出側(cè)和并串轉(zhuǎn)換電路相連接，并串轉(zhuǎn)換電路和時(shí)鐘模塊相連接。
[0025]疊加控制單元將LVDS信號(hào)解析為18位TFT信號(hào)，去掉R基色最低位和B基色最低位，經(jīng)過(guò)內(nèi)部FIFO緩存后，實(shí)現(xiàn)異步圖像同步化，并可通過(guò)外部存儲(chǔ)器鎖存任一時(shí)刻圖像作為底圖使用，再通過(guò)軟件邏輯完成圖像的分層和疊加后，最后將TFT信號(hào)轉(zhuǎn)換為L(zhǎng)VDS信號(hào)輸出到輸出電路，整個(gè)疊加處理過(guò)程所有的圖像必須滿(mǎn)足分辨率為1024 X 768，時(shí)鐘頻率為65MHz的輸入要求。
[0026]存儲(chǔ)器為異步存儲(chǔ)器件SRAM，采