專利名稱：具有串行輸入/輸出接口的多端口存儲器裝置的制作方法
技術領域：
本發(fā)明關于一種多端口存儲器裝置，且更具體而言，關于具串行輸入/輸出(I/O)接口的多端口存儲器裝置的測試接口，其用于處理與外部裝置的多個同時操作。
背景技術：
一般而言，包括隨機存取存儲器(RAM)的大多數(shù)存儲器裝置具有一具有多個輸入/輸出插腳組的單個端口。亦即，提供單個端口以用于存儲器裝置與外部晶片組之間的數(shù)據(jù)交換。具有單個端口的此種存儲器裝置使用一并行輸入/輸出(I/O)接口來經(jīng)由連接至多個輸入/輸出(I/O)插腳的信號線同時傳輸多位元(multi-bit)數(shù)據(jù)。存儲器裝置經(jīng)由并行的多個I/O插腳與外部裝置交換數(shù)據(jù)。
I/O接口是一經(jīng)由信號線連接具有不同功能的單元裝置并對傳輸/接收數(shù)據(jù)進行精確傳輸?shù)碾姎饧皺C械系統(tǒng)(scheme)。以下描述的I/O接口必須具有相同精確度。信號線為傳輸位址信號、數(shù)據(jù)信號及控制信號的總線。可將以下描述的信號線稱為總線。
并行I/O接口具有高數(shù)據(jù)處理效率(速度)，此是因為其可經(jīng)由多個總線同時傳輸多位元數(shù)據(jù)。因此，并行I/O接口廣泛應用于需要高速度的短距離傳輸中。然而，在并行I/O接口中，用于傳輸I/O數(shù)據(jù)的總線的數(shù)目增加。因此，隨著距離增加，制造成本增加。歸因于單個端口的限制，獨立配置多個存儲器裝置以便在多媒體系統(tǒng)的硬體方面支援各種多媒體功能。當進行某一功能的操作時，不能同時進行另一功能的操作。
考慮到并行I/O接口的缺點，已多次試圖將并行I/O接口變成串行I/O接口。而且，考慮與具有其他串行I/O接口的裝置的可相容擴充，需要到半導體存儲器裝置的I/O環(huán)境中的串行I/O接口的改變。此外，音頻及視頻的設備裝置(appliance device)被具體化為顯示裝置，諸如高清晰度電視(HDTV)及液晶顯示器(LCD)TV。因為此等設備裝置需要獨立數(shù)據(jù)處理，所以需要具有使用多個端口的串行I/O接口的多端口存儲器裝置。
具有串行I/O接口的傳統(tǒng)多端口存儲器裝置包括用于處理串行I/O信號的處理器，及用于執(zhí)行并行低速操作的DRAM核心。該處理器及該DRAM核心被實施于相同晶圓(wafer)(亦即，單個晶片)上。
圖1為具有串行I/O接口的傳統(tǒng)多端口存儲器裝置的方塊圖。為便于闡述，說明具有兩個端口及四個存儲組的多端口存儲器裝置。
具有串行I/O接口的多端口存儲器裝置包括串行I/O墊(pad)TX+、TX-、RX+及RX-，第一端口PORT0與第二端口PORT1，第一存儲組BANK0至第四存儲組BANK3，第一全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_IN與第二全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_OUT。
必須對多端口存儲器裝置進行配置以使得可將經(jīng)由第一端口PORT0與第二端口PORT1輸入的信號(下文中稱為“輸入有效數(shù)據(jù)信號”)輸入至所有存儲組BANK0至BANK3，且可將自第一存儲組BANK0至第四存儲組BANK3輸出的信號(下文中稱為“輸出有效數(shù)據(jù)信號”)選擇性地傳送至所有端口PORT0及PORT1。
出于此目的，第一端口PORT0與第二端口PORT1以及第一存儲組BANK0至第四存儲組BANK3經(jīng)由第一及第二全局I/O數(shù)據(jù)總線GIO_IN及GIO_OUT而連接在一起。第一及第二全局I/O數(shù)據(jù)總線GIO_IN及GIO_OUT包括輸入總線PRX0<0:3>及PRX1<0:3>，其用于將來自第一端口PORT0與第二端口PORT1的并行輸入有效數(shù)據(jù)信號傳送至第一存儲組BANK0至第四存儲組BANK3；及輸出總線PTX0<0:3>及PTX1<0:3>，其用于將來自第一存儲組BANK0至第四存儲組BANK3的并行輸出有效數(shù)據(jù)信號傳送至第一端口PORT0與第二端口PORT1。
來自第一端口PORT0與第二端口PORT1的輸入有效數(shù)據(jù)信號含有關于用于選擇第一存儲組BANK0至第四存儲組BANK3中的對應存儲組的組選擇信號的信息。因此，將用于指示信號存取哪些端口且經(jīng)由這些端口存取哪些存儲組的這些信號輸入至第一存儲組BANK0至第四存儲組BANK3。相應地，將端口信息選擇性地傳送至這些存儲組，且將組信息經(jīng)由第一及第二全局I/O數(shù)據(jù)總線GIO_IN及GIO_OUT而傳送至第一端口PORT0與第二端口PORT1。
第一端口PORT0與第二端口PORT1的每一個包括串行器&解串器(SERDES)，其將經(jīng)由接收墊RX+及RX-輸入的信號轉(zhuǎn)換成并行輸入有效數(shù)據(jù)信號作為低速數(shù)據(jù)通信機制，且第一端口PORT0與第二端口PORT1的每一個經(jīng)由輸入總線PRX0<0:3>及PRX1<0:3>而將這些信號傳送至第一存儲組BANK0至第四存儲組BANK3的一DRAM核心，并亦將這些并行輸出有效數(shù)據(jù)信號(其是經(jīng)由輸出總線PTX0<0:3>及PTX1<0:3>而自第一存儲組BANK0至第四存儲組BANK3的DRAM核心予以輸出)轉(zhuǎn)換成串行信號作為高速數(shù)據(jù)通信機制，并將這些信號輸出至傳輸墊TX+及TX-。
圖2為圖1所說明的第一端口PORT0的方塊圖。第二端口PORT1具有與第一端口PORT0的結構相同的結構，且因此將描述第一端口PORT0作為例示性結構。
第一端口PORT0經(jīng)由串行I/O接口而執(zhí)行與外部裝置的數(shù)據(jù)通信，該串行I/O接口包括傳輸墊TX+及TX-以及接收墊RX+及RX-。經(jīng)由接收墊RX+及RX-輸入的信號為串行高速輸入信號，且經(jīng)由傳輸墊TX+及TX-輸出的信號為串行高速輸出信號。一般而言，高速I/O信號包括用于平穩(wěn)地識別高速I/O信號的差動信號。差動I/O信號是藉由指示具“+”及“-”的串行I/O接口TX+、TX-、RX+及RX-加以區(qū)分。
第一端口PORT0包括驅(qū)動器21、串行器22、輸入鎖存器23、時鐘產(chǎn)生器24、取樣器25、解串器26及數(shù)據(jù)輸出單元27。
時鐘產(chǎn)生器24接收來自外部裝置的參考時鐘RCLK以產(chǎn)生內(nèi)部時鐘。該內(nèi)部時鐘具有等于參考時鐘RCLK的周期及相位的周期及相位，或不同于參考時鐘RCLK的周期及相位的周期及相位。而且，時鐘產(chǎn)生器24可使用參考時鐘RCLK產(chǎn)生內(nèi)部時鐘或可產(chǎn)生具有不同周期及相位的至少兩個內(nèi)部時鐘。
輸入鎖存器23同步于內(nèi)部時鐘而鎖存經(jīng)由輸出總線PTX0<0:3>自存儲組輸出的輸出有效數(shù)據(jù)信號，并將這些鎖存信號傳送至串行器22。
串行器22同步于內(nèi)部時鐘而串行化自輸入鎖存器23輸入的并行輸出有效數(shù)據(jù)信號，并將這些串行輸出有效數(shù)據(jù)信號輸出至驅(qū)動器21。
驅(qū)動器21經(jīng)由傳輸墊TX+及TX-將藉由串行器22串行化的輸出有效數(shù)據(jù)信號以差動形式輸出至外部裝置。
取樣器25同步于內(nèi)部時鐘而取樣經(jīng)由接收墊RX+及RX-自外部裝置輸入的外部信號并將經(jīng)取樣的信號傳送至解串器26。
解串器26同步于內(nèi)部時鐘而解串行化自取樣器25輸入的外部信號，并將并行輸入有效數(shù)據(jù)信號輸出至數(shù)據(jù)輸出單元27。
數(shù)據(jù)輸出單元27經(jīng)由輸入總線PRX0<0:3>將來自解串器26的輸入有效數(shù)據(jù)信號傳送至存儲組。
以下將詳細描述第一端口PORT0的操作特征。
首先，將描述經(jīng)由輸入總線PRX0<0:3>傳送外部信號的過程。外部信號是以高速以幀(frame)形式經(jīng)由接收墊RX+及RX-自外部裝置輸入的。
同步于自時鐘產(chǎn)生器24輸出的內(nèi)部時鐘而經(jīng)由取樣器25取樣外部信號。取樣器25將經(jīng)取樣的外部信號傳送至解串器26。解串器26同步于內(nèi)部時鐘而解串行化自取樣器25輸入的外部信號，并將解串行化的信號作為并行輸入有效數(shù)據(jù)信號而輸出至數(shù)據(jù)輸出單元27。數(shù)據(jù)輸出單元27經(jīng)由輸入總線PRX0<0:3>將并行輸入有效數(shù)據(jù)信號傳送至存儲組。
接著，以下將描述將經(jīng)由輸出總線PTX0<0:3>輸出的并行輸出有效數(shù)據(jù)信號轉(zhuǎn)換成串行信號及經(jīng)由傳輸墊TX+及TX-將這些信號傳送至外部裝置的過程。
并行輸出有效數(shù)據(jù)信號是經(jīng)由輸出總線PTX0<0:3>而傳送至輸入鎖存器23。輸入鎖存器23同步于內(nèi)部時鐘而鎖存輸出有效數(shù)據(jù)信號并將經(jīng)鎖存的信號傳送至串行器22。串行器22同步于內(nèi)部時鐘而串行化自輸入鎖存器23傳送的輸出有效效率信號并將這些串行信號傳送至驅(qū)動器21。驅(qū)動器21經(jīng)由傳輸墊TX+及TX-將這些串行信號輸出至外部裝置。
如上所述，傳統(tǒng)多端口存儲器裝置被配置來在高速串行I/O接口中執(zhí)行與外部裝置的數(shù)據(jù)通信。因此，其以較之現(xiàn)有典型DRAM裝置更高的速度傳輸數(shù)據(jù)以保證高速數(shù)據(jù)處理。
在此狀況下，用于測試典型DRAM裝置的傳統(tǒng)測試裝置在傳送及識別高速數(shù)據(jù)信號方面存在限制。因此，難以驗證多端口存儲器裝置的操作，以致需要高速測試裝置。然而，因為引入高速測試裝置需要較大投資，所以單位制造成本增加且產(chǎn)品的競爭力相應地減弱。

發(fā)明內(nèi)容
因此，本發(fā)明的目的為提供一種多端口存儲器裝置，其能夠在并行I/O接口中藉由使用用于執(zhí)行低速測試操作的測試裝置來執(zhí)行高速測試操作。
根據(jù)本發(fā)明的一個方面，提供一多端口存儲器裝置，其包括多個串行I/O數(shù)據(jù)墊；多個并行I/O數(shù)據(jù)墊；多個第一端口，其用于經(jīng)由這些串行I/O數(shù)據(jù)墊執(zhí)行與外部裝置的串行I/O數(shù)據(jù)通信；多個存儲組，其用于經(jīng)由多個第一數(shù)據(jù)總線執(zhí)行與這些第一端口的并行I/O數(shù)據(jù)通信；及第二端口，其用于在測試模式期間經(jīng)由這些并行I/O數(shù)據(jù)墊執(zhí)行與外部裝置的并行I/O數(shù)據(jù)通信及經(jīng)由多個第二數(shù)據(jù)總線執(zhí)行與這些第一端口的串行I/O數(shù)據(jù)通信。
根據(jù)本發(fā)明的另一個方面，提供一多端口存儲器裝置，其包括多個串行I/O數(shù)據(jù)墊；多個第一端口，其用于經(jīng)由這些串行I/O數(shù)據(jù)墊執(zhí)行與外部裝置的串行I/O數(shù)據(jù)通信；多個存儲組，其用于經(jīng)由多個第一數(shù)據(jù)總線執(zhí)行與這些第一端口的并行I/O數(shù)據(jù)通信；及第二端口，其用于在測試模式期間經(jīng)由這些串行I/O數(shù)據(jù)墊執(zhí)行與外部裝置的并行I/O數(shù)據(jù)通信及經(jīng)由多個第二數(shù)據(jù)總線執(zhí)行與這些第一端口的串行I/O數(shù)據(jù)通信。
根據(jù)本發(fā)明的又一個方面，提供一多端口存儲器裝置，其包括多個第一端口，其用于執(zhí)行與外部裝置的串行I/O數(shù)據(jù)通信；多個存儲組，其用于經(jīng)由多個全局數(shù)據(jù)總線執(zhí)行與這些第一端口的并行I/O數(shù)據(jù)通信；第二端口，其在測試模式期間串行化經(jīng)由外部墊并行輸入的測試信號以將這些經(jīng)串行化的測試信號傳送至第一端口，并響應于這些測試信號而解串行化自第一端口串行輸入的測試數(shù)據(jù)信號以經(jīng)由外部墊將這些解串行化的測試數(shù)據(jù)信號輸出至外部裝置。


圖1為傳統(tǒng)多端口存儲器裝置的方塊圖。
圖2為圖1所說明的第一端口的方塊圖。
圖3為根據(jù)本發(fā)明的第一實施例的多端口存儲器裝置的方塊圖。
圖4為圖3所說明的測試端口的電路圖；圖5為圖3所說明的測試信號選擇單元的電路圖；圖6為圖3所說明的第一端口的電路圖；圖7為圖3所說明的第一選擇單元的電路圖；圖8為圖3所說明的第二端口的電路圖；圖9為圖3所說明的第二選擇單元的電路圖；圖10為根據(jù)本發(fā)明的第二實施例的多端口存儲器裝置的方塊圖；圖11為圖10所說明的第一端口的電路圖；圖12為圖10所說明的第二端口的電路圖。
主要元件符號說明21、51、61、433驅(qū)動器22、52、62、152、162、432串行器23、53、63、153、163、431輸入鎖存器24、54、64、154、164、434時鐘產(chǎn)生器25、55、65、155、165、437取樣器26、56、66、156、166、436解串器27、57、67、157、167數(shù)據(jù)輸出單元31第一選擇單元32第二選擇單元41測試模式判定單元42測試信號選擇單元43串行器&解串器(SERDES)151、161普通差動驅(qū)動器158、168測試差動驅(qū)動器435測試數(shù)據(jù)輸出單元BANK0第一存儲組BANK1第二存儲組BANK2第三存儲組BANK4第四存儲組GIO_IN第一全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_OUT第二全局輸入/輸出(I/O)數(shù)據(jù)總線INV1至INV12反相器PORT0第一端口PORT1第二端口PRX0<0:3>、PRX1<0:3>輸入總線PTX0<0:3>、PTX1<0:3>輸出總線TG1至TG12傳輸門TGIO_IN第一測試全局數(shù)據(jù)I/O總線TGIO_OUT第二測試全局數(shù)據(jù)I/O總線TPORT測試端口
具體實施例方式
下文中，將參看附圖詳細描述根據(jù)本發(fā)明的例示性實施例的具串行輸入/輸出(I/O)接口的多端口存儲器裝置的測試接口。
圖3為根據(jù)本發(fā)明的第一實施例的多端口存儲器裝置的方塊圖。為便于闡述，說明具有兩個端口及四個存儲組的多端口存儲器裝置。
該多端口存儲器裝置包括多個串行I/O墊TX0+、TX0-、TX1+、TX1-、RX0+、RX0-、RX1+及RX1-；多個并行I/O墊IN<0:3>、T<0:1>及OUT<0:3>；測試端口TPORT；第一選擇單元31及第二選擇單元32；第一端口PORT0與第二端口PORT1；第一存儲組BANK0至第四存儲組BANK3；及第一全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_IN與第二全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_OUT。
在高速串行I/O接口中，多個串行I/O墊支持第一端口PORT0與第二端口PORT1與外部裝置之間的數(shù)據(jù)通信。串行I/O墊包括傳輸墊(諸如TX0+、TX0-、TX1+及TX1-)及接收墊(諸如RX0+、RX0-、RX1+及RX1)。這些傳輸墊TX0+、TX0-、TX1+及TX1-將經(jīng)串行化且輸出自第一端口PORT0與第二端口PORT1的輸出有效數(shù)據(jù)信號傳送至外部裝置。這些接收墊RX0+、RX0-、RX1+及RX1-將自外部裝置輸入的輸入有效數(shù)據(jù)信號傳送至第一端口PORT0與第二端口PORT1。
多個并行I/O墊包括測試信號墊IN<0:3>、測試模式控制信號墊T<0:1>及測試數(shù)據(jù)墊OUT<0:3>。這些測試信號墊IN<0:3>(下文中稱為“第一測試接收墊”)將自外部測試裝置并行輸入的測試信號傳送至測試端口TPORT。這些測試模式控制信號墊T<0:1>(下文中稱為“第二測試接收墊”)將自外部測試裝置并行輸入的測試模式控制信號傳送至測試端口TPORT。測試數(shù)據(jù)墊OUT<0:3>(下文中稱為“測試傳輸墊”)將自測試端口TPORT并行輸入的測試數(shù)據(jù)信號傳送至外部測試裝置。在本文中，可根據(jù)正常操作期間處理數(shù)據(jù)的位元數(shù)目來調(diào)整第一測試接收墊及測試傳輸墊的數(shù)目。為便于闡述，將處理數(shù)據(jù)的單位設定為4位元單位。
測試端口TPORT響應于經(jīng)由第二測試接收墊T<0:1>并行輸入的模式控制信號而判定是否進入測試模式，并響應于經(jīng)由第一測試接收墊IN<0:3>并行輸入的測試信號而判定哪些端口執(zhí)行與存儲組BANK1至BANK0的數(shù)據(jù)通信。此外，在測試模式期間，測試端口TPORT將自端口PORT0及PORT1輸出的測試數(shù)據(jù)信號傳送至測試傳輸墊OUT<0:3>。
圖4為圖3所說明的測試端口TPORT的電路圖。
測試端口TPORT包括測試模式判定單元41、測試信號選擇單元42及串行器&解串器(SERDES)43。
測試模式判定單元41解碼經(jīng)由第二測試接收墊T<0:1>并行輸入的測試模式控制信號并響應于這些測試模式控制信號而產(chǎn)生測試模式啟用信號TMEN以判定是否進入測試模式。此外，測試模式判定單元41基于測試模式控制信號產(chǎn)生用于選擇端口PORT0及PORT1中的一個的第一端口及第二端口選擇信號TMEN_P0及TMEN_P1。測試模式啟用信號TMEN可藉由使用第一端口及第二端口選擇信號TMEN_P0及TMEN_P1而產(chǎn)生。
SERDES43接收并串行化經(jīng)由第一測試墊IN<0:3>以1位元單位并行輸入的測試信號，藉此經(jīng)由第一測試全局數(shù)據(jù)I/O總線TGIO_IN將串行化的測試信號TM_RX+及TM_RX-傳送至端口PORT0及PORT1。此外，SERDES 43接收及解串行化經(jīng)第二測試全局數(shù)據(jù)I/O總線TGIO_OUT自端口PORT0及PORT1輸入的經(jīng)串行化測試數(shù)據(jù)信號TM_TX+及TM_TX-，藉此將解串行化的測試數(shù)據(jù)信號傳送至測試傳輸墊OUT<0:3>。具體而言，SERDES43包括輸入鎖存器431、串行器432、驅(qū)動器433、時鐘產(chǎn)生器434、測試數(shù)據(jù)輸出單元435、解串器436及取樣器437。
時鐘產(chǎn)生器434自外部裝置接收參考時鐘RCLK以產(chǎn)生內(nèi)部時鐘。該內(nèi)部時鐘可包括鎖相回路(PLL)，其用于產(chǎn)生具有各種周期或預定相位差的多個內(nèi)部時鐘；或延遲鎖定回路(DLL)，其用于藉由使該參考時鐘RCLK延遲一預定時間而產(chǎn)生內(nèi)部時鐘。
輸入鎖存器431同步于內(nèi)部時鐘而鎖存經(jīng)由第一測試接收墊IN<0:3>輸入的測試信號。
串行器432同步于內(nèi)部時鐘而串行化輸入鎖存器431的輸出信號。
驅(qū)動器433將這些串行化信號以差動形式驅(qū)動至第一測試全局數(shù)據(jù)I/O總線TGIO_IN。驅(qū)動器433可藉由測試模式啟用信號TMEN而啟用。
取樣器437同步于內(nèi)部時鐘而取樣藉由測試信號選擇單元42選擇的經(jīng)串行化測試數(shù)據(jù)信號TM_TX+及TM_TX-。
解串器436同步于內(nèi)部時鐘而解串行化自取樣器輸入的取樣信號。
測試數(shù)據(jù)輸出單元435經(jīng)由測試傳輸墊OUT<0:3>將來自解串器436的經(jīng)解串行化的信號傳送至外部測試裝置。
測試信號選擇單元42響應于第一端口及第二端口選擇信號TMEN_P0及TMEN_P1而選擇經(jīng)由第二測試全局數(shù)據(jù)I/O總線TGIO_OUT自第一端口PORT0輸出的第一測試數(shù)據(jù)信號對TX0+及TX0-以及自第二端口PORT1輸出的第二測試數(shù)據(jù)信號對TX1+及TX1-中的一對，藉此將選定測試數(shù)據(jù)信號對輸出至取樣器437。
圖5為圖3所說明的測試信號選擇單元42的電路圖。
測試信號選擇單元42包括多個反相器INV1、INV2、INV3及INV4；多個傳輸門TG1、TG2、TG3及TG4，其包含PMOS電晶體及NMOS電晶體。
當選擇第一端口PORT0時，以邏輯電平“高(HIGH)”啟動第一端口選擇信號TMEN_P0以藉此開啟第一及第三傳輸門TG1及TG3。相應地，自第一端口PORT0輸出的第一測試數(shù)據(jù)信號對TX0+及TX0-被傳送至取樣器437。
當選擇第二端口PORT1時，以邏輯電平“高”啟動第二端口選擇信號TMEN_P1以藉此開啟第二及第四傳輸門TG2及TG4。相應地，自第二端口PORT1輸出的第二測試數(shù)據(jù)信號對TX1+及TX1-被傳送至取樣器437。
圖6為圖3所說明的第一端口PORT0的電路圖。
第一選擇單元31響應于自測試模式判定單元41輸出的第一端口選擇信號TMEN_P0而選擇經(jīng)由接收墊RX0+及RX0-輸入的外部信號及經(jīng)由第一測試全局數(shù)據(jù)I/O總線TGIO_IN輸入的串行化測試信號TM_RX+及TM_RX中的一個，并將選定信號作為第一接收信號RXP0及RXP1輸出至第一端口PORT0。
亦即，在正常模式中，將經(jīng)由接收墊RX0+及RX0-輸入的外部信號傳送至第一端口PORT0。在測試模式中，將經(jīng)由第一測試全局數(shù)據(jù)I/O總線TGIO_IN輸入的串行化測試信號TM_RX+及TM_RX-傳送至第一端口PORT0。
具體而言，第一端口PORT0包括驅(qū)動器51、串行器52、輸入鎖存器53、時鐘產(chǎn)生器54、取樣器55、解串器56及數(shù)據(jù)輸出單元57。
時鐘產(chǎn)生器54自外部裝置接收參考時鐘RCLK以產(chǎn)生內(nèi)部時鐘。
輸入鎖存器53同步于該內(nèi)部時鐘而鎖存經(jīng)由第一輸出總線PTX0<0:3>自存儲組輸出的測試數(shù)據(jù)信號。
串行器52同步于內(nèi)部時鐘而串行化輸入鎖存器431的輸出信號。
驅(qū)動器51經(jīng)由傳輸墊TX0+及TX0-將串行化信號以差動形式驅(qū)動至外部裝置。
取樣器55同步于內(nèi)部時鐘而取樣自第一選擇單元31輸出的第一接收信號RXP0及RXN0。
解串器56同步于內(nèi)部時鐘而解串行化所取樣的信號。
數(shù)據(jù)輸出單元57將來自解串器56的解串行化信號傳送至第一數(shù)據(jù)輸入總線PRX0<0:3>。
圖7為圖3所說明的第一選擇單元31的電路圖。
第一選擇單元31包括第一及第二反相器INV5及INV6，及第一至第四傳輸門TG5、TG6、TG7及TG8。
在測試模式中，以邏輯電平“高”啟動第一端口選擇信號TMEN_P0，使得第一及第三傳輸門TG5及TG7關閉且第二及第四傳輸門TG6及TG8開啟。因此，經(jīng)由第一測試全局數(shù)據(jù)I/O總線TGIO_IN輸入的經(jīng)串行化測試信號TM_RX+及TM_RX-是傳送至第一端口PORT0。亦即，第一端口PORT0的取樣器55接收串行化的測試信號TM_RX+及TM_RX-作為第一接收信號RXP0及RXN0。
在正常模式中，以邏輯電平“低”撤銷(inactivate)第一端口選擇信號TMEN_P0，使得第二及第四傳輸門TG6及TG8關閉且第一及第三傳輸門TG5及TG7開啟。因此，經(jīng)由接收墊RX0+及RX0-輸入的外部信號傳送至第一端口PORT0。亦即，第一端口PORT0的取樣器55接收經(jīng)由接收墊RX0+及RX0-輸入的外部信號作為第一接收信號RXP0及RXN0。
圖8為圖3所說明的第二端口PORT1的電路圖。
第二選擇單元32響應于自測試模式判定單元41輸出的第二端口選擇信號TMEN_P1而選擇經(jīng)由接收墊RX1+及RX1-輸入的外部信號及經(jīng)由第一測試全局數(shù)據(jù)I/O總線TGIO_IN輸入的串行化測試信號TM_RX+及TM_RX-中的一個，并將選定信號作為第二接收信號RXP1及RXN1輸出至第二端口PORT1。
亦即，在正常模式中，將經(jīng)由接收墊RX1+及RX1-輸入的外部信號傳送至第二端口PORT1。在測試模式中，將經(jīng)由第一測試全局數(shù)據(jù)I/O總線TGIO_IN輸入的串行化測試信號TM_RX+及TM_RX-傳送至第二端口PORT1。
具體而言，第二端口PORT1包括驅(qū)動器61、串行器62、輸入鎖存器63、時鐘產(chǎn)生器64、取樣器65、解串器66及數(shù)據(jù)輸出單元67。第二端口PORT1具有與第一端口PORT0的結構相同的結構，且因此省略詳細描述。
同時，第一端口PORT0與第二端口PORT1及測試端口TPORT各自的以上提及的時鐘產(chǎn)生器54、64及434可彼此獨立，或可在一晶片中被共同地共用。
圖9為圖3所說明的第二選擇單元32的電路圖。
第二選擇單元32包括第一及第二反相器INV7及INV8，及第一至第四傳輸門TG9、TG10、TG11及TG12。
在測試模式中，以邏輯電平“高”啟動第二端口選擇信號TMEN_P1，使得第一及第三傳輸門TG9及TG11關閉且第二及第四傳輸門TG10及TG12開啟。因此，經(jīng)由第一測試全局數(shù)據(jù)I/O總線TGIO_IN輸入的串行化測試信號TM_RX+及TM_RX-傳送至第二端口PORT0。亦即，第二端口PORT1的取樣器65接收串行化測試信號TM_RX+及TM_RX-作為第一接收信號RXP1及RXN1。
在正常模式中，以邏輯電平“低”撤銷第二端口選擇信號TMEN_P1，使得第二及第四傳輸門TG10及TG12關閉且第一及第三傳輸門TG9及TG11開啟。因此，經(jīng)由接收墊RX1+及RX1-輸入的外部信號傳送至第二端口PORT1。亦即，第二端口PORT1的取樣器65接收經(jīng)由接收墊RX1+及RX1-輸入的外部信號作為第二接收信號RXP1及RXN1。
在下文中，將參看圖3至圖9詳細描述根據(jù)第一實施例的多端口存儲器裝置的操作。為便于闡述，將處理數(shù)據(jù)的單位設定為4位元單位。
若測試模式控制信號是經(jīng)由第二測試接收墊T<0:1>輸入，則測試端口TPORT的測試模式判定單元41解碼這些測試模式控制信號以判定晶片的操作模式，意即，正常模式與測試模式中的一個。
首先，若晶片的操作模式為正常模式，則SERDES43不運作。相應地，經(jīng)由第一測試接收墊IN<0:3>輸入的測試信號未被傳送至第一測試全局數(shù)據(jù)I/O總線TGIO_IN。另一方面，第一端口PORT0與第二端口PORT1經(jīng)由多個串行I/O墊TX0+、TX0-、TX1+、TX1-、RX0+、RX0-、RX1+及RX1-而執(zhí)行與外部裝置的串行數(shù)據(jù)通信。
第一選擇單元31及第二選擇單元32的每一個分別將經(jīng)由接收墊RX0+、RX0-、RX1+及RX1-輸入的外部信號作為第一及第二接收信號RXP0、RXN0、RXP1及RXN1傳送至第一端口PORT0與第二端口PORT1。
第一端口PORT0與第二端口PORT1的每一取樣器55及56同步于內(nèi)部時鐘而取樣第一及第二接收信號RXP0、RXN0、RXP1及RXN1。每一解串器56及66同步于內(nèi)部時鐘而解串行化取樣信號，并將并行信號輸出至每一數(shù)據(jù)輸出單元57及67，以便將這些并行信號傳送至第一全局數(shù)據(jù)I/O總線GIO_IN。若將處理數(shù)據(jù)的單位設定為4位元單位，則將4位元數(shù)據(jù)分配給每一端口PORT0及PORT1。
將施加至第一全局數(shù)據(jù)I/O總線GIO_IN的并行信號傳送至每一存儲組且接著將這些信號傳送至藉由組控制單元(bank control unit)(未圖示)加以控制的DRAM核心的存儲器單元陣列。此時，因為端口PORT0及PORT1中的任一個可存取存儲組BANK0至BANK3，所以需要關于上述解串行化信號對哪一存儲組有效的信息。因此，經(jīng)由接收墊RX0+、RX0-、RX1+及RX1-輸入的外部信號需要額外位元，這些額外位元具有關于一用于選擇這些存儲組中的一對應存儲組的組選擇信號的信息(處理數(shù)據(jù)的單位(意即，4位元)除外)。當輸入包括組選擇信號的外部信號時，第一端口PORT0與第二端口PORT1解碼組選擇信號并經(jīng)由第一全局數(shù)據(jù)I/O總線GIO_IN將該組選擇信號傳送至組控制單元。每一組控制單元判定組選擇信號對于其存儲組是否有效。若組選擇信號有效，則將經(jīng)由第一全局數(shù)據(jù)I/O總線GIO_IN輸入的其他數(shù)據(jù)傳送至對應存儲組。
響應于組選擇信號自DRAM核心的存儲器單元陣列讀取的并行單元數(shù)據(jù)被經(jīng)由第二全局數(shù)據(jù)I/O總線GIO_OUT而傳送至每一端口PORT0及PORT1，且接著藉由對應存儲組對其進行串行化。因此，并行單元數(shù)據(jù)被經(jīng)由傳輸墊TX0+、TX0-、TX1+及TX1-而傳送至外部裝置。
接著，若晶片的操作模式為測試模式，則測試模式判定單元41啟動第一及第二端口選擇信號TMEN_P0及TMEN_P1中的一個，并基于這些測試模式控制信號而啟動測試模式啟用信號TMEN。相應地，判定哪一端口經(jīng)由第一全局數(shù)據(jù)I/O總線GIO_IN執(zhí)行與對應存儲組的并行數(shù)據(jù)通信，且測試端口TPORT運作。
舉例而言，假定以邏輯電平“高”啟動第一端口選擇信號TMEN_P0，意即，選擇第一端口PORT0。
測試端口TPORT的SERDES43響應于測試模式啟用信號TMEN而運作。具體而言，輸入鎖存器431同步于內(nèi)部時鐘而鎖存經(jīng)由第一測試接收墊IN<0:3>輸入的測試信號。串行器432同步于內(nèi)部時鐘而串行化輸入鎖存器431的輸出信號，并將這些經(jīng)串行化信號輸出至驅(qū)動器433。驅(qū)動器433以高速以差動形式將這些經(jīng)串行化信號作為串行化的測試信號TM_RX+及TM_RX-而驅(qū)動至第一測試全局數(shù)據(jù)I/O總線TGIO_IN。
第一選擇單元31響應于第一端口選擇信號TMEN_P0而選擇經(jīng)串行化的測試信號TM_RX+及TM_RX-并將這些選定信號作為第一接收信號RXP0及RXN而輸出至第一端口PORT0。
第一端口PORT0的取樣器55同步于內(nèi)部時鐘而取樣第一接收信號RXP0及RXN0并將這些經(jīng)取樣的信號傳送至解串器56。解串器56同步于內(nèi)部時鐘而解串行化經(jīng)取樣信號并將并行信號輸出至數(shù)據(jù)輸出單元57。數(shù)據(jù)輸出單元57經(jīng)由第一全局數(shù)據(jù)I/O總線GIO_IN將這些并行信號作為測試信號傳送至存儲組。
將傳送至存儲組的測試信號傳送至藉由組控制單元加以控制的DRAM核心的存儲器單元陣列。經(jīng)由第二全局數(shù)據(jù)I/O總線GIO_OUT將響應于測試信號自DRAM核心的存儲器單元陣列讀取的并行單元數(shù)據(jù)傳送至第一端口PORT0。第一端口PORT0串行化并行單元數(shù)據(jù)并將其作為第一測試數(shù)據(jù)信號對TX0+及TX0-而傳送至測試端口TPORT的測試信號選擇單元42。
測試信號選擇單元42響應于以邏輯電平“高”啟動的第一端口選擇信號TMEN_P0，而選擇自第一端口PORT0輸出的第一測試數(shù)據(jù)信號對TX0+及TX0-，以藉此將其作為串行化的測試數(shù)據(jù)信號TM_TX+及TM_TX-而輸出。SERDES43的取樣器437同步于內(nèi)部時鐘而取樣經(jīng)串行化的測試數(shù)據(jù)信號TM_TX+及TM_TX-，并將經(jīng)取樣的信號傳送至解串器436。解串器436同步于內(nèi)部時鐘而解串行化經(jīng)取樣的信號，并將解串行化的信號輸出至測試數(shù)據(jù)輸出單元435。測試數(shù)據(jù)輸出單元435經(jīng)由測試傳輸墊OUT<0:3>而將解串行化的信號傳送至外部測試裝置。
啟動第二端口選擇信號TMEN_P1的操作與啟動第一端口選擇信號TMEN_P0的操作相同，惟選擇單元31、32及42的操作除外。
圖10為根據(jù)本發(fā)明的第二實施例的多端口存儲器裝置的方塊圖。與第一實施例相比，第二實施例可減少并行I/O墊的數(shù)目。
與根據(jù)第一實施例的多端口存儲器裝置相同，根據(jù)第二實施例的多端口存儲器裝置包括多個串行I/O墊，其包括諸如TX0+、TX0-、TX1+及TX1-的傳輸墊，及諸如RX0+、RX0-、RX1+及RX1的接收墊；第一存儲組BANK0至第四存儲組BANK3；第一端口PORT0與第二端口PORT1；測試端口TPORT；第一選擇單元31及第二選擇單元32；及第一全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_IN與第二全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_OUT。然而，第二實施例的多端口存儲器裝置僅包括測試接收墊T<0:1>，且相應地改變第一端口PORT0與第二端口PORT1的結構。
具體而言，在測試模式期間不使用多個串行I/O墊TX0+、TX0-、TX1+、TX1-、RX0+、RX0-、RX1+及RX1-，以便將其用作為第一測試接收墊IN<0:3>及測試傳輸墊OUT<0:3>。亦即，在測試模式期間，將傳輸墊TX0+、TX0-、TX1+及TX1-用作為測試傳輸墊OUT<0:3>，且將接收墊RX0+、RX0-、RX1+及RX1-用作為第一測試接收墊IN<0:3>。另外，必須相應地改變第一端口PORT0與第二端口PORT1的結構。
圖11為圖10所說明的第一端口PORT0的電路圖。
除第二實施例的第一端口PORT0包括兩個差動輸出驅(qū)動器之外，第二實施例的第一端口PORT0具有與第一實施例的第一端口PORT0的結構相同的結構。具體而言，與圖6所示第一實施例的第一端口PORT0相同，第二實施例的第一端口PORT0包括普通差動驅(qū)動器151、串行器152、輸入鎖存器153、時鐘產(chǎn)生器154、取樣器155、解串器156及數(shù)據(jù)輸出單元157。此外，第二實施例的第一端口PORT0進一步包括測試差動驅(qū)動器158，其用于在測試模式期間將藉由串行器152串行化及輸出的單元數(shù)據(jù)輸出至測試端口TPORT。
圖10及圖11所示測試信號“TXP0”及“TXN0”為在測試模式期間自存儲組輸出的單元數(shù)據(jù)(cell data)。測試信號“TXP0”及“TXN0”為與圖4至圖7所示第一測試數(shù)據(jù)信號對TX0+及TX0-相同的信號，且其不同于在正常模式期間自普通差動驅(qū)動器151輸出的輸出信號TX0+及TX0-。
測試差動驅(qū)動器158響應于自圖4所示測試模式判定單元41輸出的測試模式啟用信號TMEN而運作。亦即，由于以邏輯電平“高”啟動測試模式啟用信號TMEN，所以測試差動驅(qū)動器158在測試模式期間運作。另一方面，普通差動驅(qū)動器151響應于反相的測試模式啟用信號TMENB而運作。亦即，普通差動驅(qū)動器151基于具有邏輯電平“低”的反相測試模式啟用信號TMENB而變成高阻抗狀態(tài)，以便在測試模式期間不將藉由串行器152輸出的單元數(shù)據(jù)經(jīng)由傳輸墊TX0+及TX0-而傳送至外部裝置。
圖12為圖10所說明的第二端口PORT1的電路圖。
第二實施例的第二端口PORT1的結構相同于第一實施例的第二端口PORT1結構，惟第二實施例的第二端口PORT1包括兩個差動輸出驅(qū)動器除外。具體而言，第二實施例的第二端口PORT1包括普通差動驅(qū)動器161、串行器162、輸入鎖存器163、時鐘產(chǎn)生器164、取樣器165、解串器166及數(shù)據(jù)輸出單元167。此外，第二實施例的第二端口PORT1進一步包括測試差動驅(qū)動器168，其用于在測試模式期間將藉由串行器162串行化及輸出的單元數(shù)據(jù)輸出至測試端口TPORT。
圖10及圖12所示的測試信號“TXP1”及“TXN1”為在測試模式期間自存儲組輸出的單元數(shù)據(jù)。測試信號“TXP1”及“TXN1”為與圖4、圖5、圖8及圖9所示的第二測試數(shù)據(jù)信號對TX1+及TX1-相同的信號，且其不同于在正常模式期間自普通差動驅(qū)動器161輸出的輸出信號TX1+及TX1-。
測試差動驅(qū)動器168響應于自圖4所示測試模式判定單元41輸出的測試模式啟用信號TMEN而運作。亦即，由于以邏輯電平“高”啟動測試模式啟用信號TMEN，所以測試差動驅(qū)動器168在測試模式期間運作。另一方面，普通差動驅(qū)動器161響應于反相的測試模式啟用信號TMENB而運作。亦即，普通差動驅(qū)動器161基于具有邏輯電平“低”的經(jīng)反相測試模式啟用信號TMENB而變成高阻抗狀態(tài)，以便在測試模式期間不將藉由串行器162輸出的單元數(shù)據(jù)傳送至傳輸墊TX1+及TX1-。
同時，根據(jù)第二實施例，圖4所示測試端口TPORT的測試數(shù)據(jù)輸出單元435包括一輸出驅(qū)動器，其在正常模式期間變成高阻抗狀態(tài)，以便不將任何信號傳送至傳輸墊TX0+、TX0-、TX1-及TX1-。相應地，該輸出驅(qū)動器可響應于經(jīng)反相的測試模式啟用信號TMENB而運作。
圖3及圖10所示第一及第二全局I/O數(shù)據(jù)總線GIO_IN及GIO_OUT可包括鎖存器，其用于在端口與存儲組之間穩(wěn)定地傳送信號。
為便于闡述，在本發(fā)明的第一及第二實施例中，將處理數(shù)據(jù)的單位設定為4位元單位。相應地，第一及第二實施例的多端口存儲器裝置為每一端口分配四個全局I/O數(shù)據(jù)總線。另外，根據(jù)第一實施例的多端口存儲器裝置包括四個并行I/O墊。然而，可相應地改變?nèi)諭/O數(shù)據(jù)總線的數(shù)目及并行I/O墊的數(shù)目。
根據(jù)本發(fā)明，經(jīng)由串行I/O接口執(zhí)行與外部裝置的數(shù)據(jù)通信的多端口存儲器裝置可測試DRAM核心而無需額外的高速測試裝置，藉此藉由使用現(xiàn)有DRAM裝置的測試環(huán)境而節(jié)省成本。
而且，在執(zhí)行低速測試(例如，晶圓測試)中，多端口存儲器裝置可在內(nèi)部以高速運作，藉此可穩(wěn)定地對其進行測試。
根據(jù)本發(fā)明的第二實施例，可在以高速測試多端口存儲器裝置的DRAM核心期間，最小化并行I/O墊的增加。
本申請案含有與在2005年9月29日及2006年4月11日于韓國知識產(chǎn)權局(Korean Intellectual Property Office)申請的韓國專利申請案第2005-90916 & 2006-32947號有關的主題，這些申請案的全文以引用的方式并入本文中。
雖然已參考某些較佳實施例描述本發(fā)明，但本領域技術人員可明顯看出，可在不偏離以下申請專利范圍中所界定的本發(fā)明的精神及范疇的情況下，進行各種改變及修改。
權利要求
1.一種多端口存儲器裝置，其包含多個串行輸入/輸出(I/O)數(shù)據(jù)墊；多個并行I/O數(shù)據(jù)墊；多個第一端口，其用于經(jīng)由這些串行I/O數(shù)據(jù)墊而執(zhí)行與外部裝置的串行I/O數(shù)據(jù)通信；多個存儲組，其用于經(jīng)由多個第一數(shù)據(jù)總線而執(zhí)行與這些第一端口的并行I/O數(shù)據(jù)通信；第二端口，其用于在測試模式期間，經(jīng)由這些并行I/O數(shù)據(jù)墊而執(zhí)行與這些外部裝置的并行I/O數(shù)據(jù)通信，及經(jīng)由多個第二數(shù)據(jù)總線而執(zhí)行與這些第一端口的串行I/O數(shù)據(jù)通信。
2.根據(jù)權利要求1的多端口存儲器裝置，其中在該測試模式期間，該第二端口串行化經(jīng)由這些并行I/O數(shù)據(jù)墊并行輸入的測試信號，并經(jīng)由這些第二數(shù)據(jù)總線而將這些經(jīng)串行化的測試信號傳送至這些第一端口。
3.根據(jù)權利要求2的多端口存儲器裝置，其中該第二端口解串行化經(jīng)由這些第一端口自這些存儲組串行輸入的測試數(shù)據(jù)信號，并經(jīng)由這些并行I/O數(shù)據(jù)墊將這些經(jīng)解串行化的測試數(shù)據(jù)信號輸出至這些外部裝置。
4.根據(jù)權利要求3的多端口存儲器裝置，其中這些測試數(shù)據(jù)信號是從與輸入至這些第一端口的這些經(jīng)串行化測試信號對應的存儲組的核心所輸出的單元數(shù)據(jù)。
5.根據(jù)權利要求3的多端口存儲器裝置，其中該多個并行I/O數(shù)據(jù)墊包括多個第一接收墊，其用于接收這些并行的測試信號；多個第二接收墊，每一第二接收墊用于接收用于判定是否進入該測試模式的測試模式控制信號；及多個第一傳輸墊，其用于傳輸這些并行的經(jīng)解串行化測試數(shù)據(jù)信號。
6.根據(jù)權利要求5的多端口存儲器裝置，其中這些第一接收墊的數(shù)目與這些第一傳輸墊的數(shù)目相同。
7.根據(jù)權利要求5的多端口存儲器裝置，其中這些第一數(shù)據(jù)總線包括多個輸入數(shù)據(jù)總線，其用于將來自這些第一端口的這些測試信號傳送至這些存儲組；及多個輸出數(shù)據(jù)總線，其用于將來自這些存儲組的這些測試數(shù)據(jù)信號傳送至這些第一端口。
8.根據(jù)權利要求7的多端口存儲器裝置，其中這些輸入數(shù)據(jù)總線的數(shù)目與這些輸出數(shù)據(jù)總線的數(shù)目相同。
9.根據(jù)權利要求7的多端口存儲器裝置，其中這些輸入數(shù)據(jù)總線的數(shù)目及這些輸出數(shù)據(jù)總線的數(shù)目分別與這些第一接收墊的數(shù)目及這些第一傳輸墊的數(shù)目相同。
10.根據(jù)權利要求5的多端口存儲器裝置，其中該第二端口包括測試模式判定單元，其用于基于這些測試模式控制信號而產(chǎn)生測試模式啟用信號；及串行器&解串器(SERDES)，其用于串行化這些測試信號，以經(jīng)由這些第二數(shù)據(jù)總線將這些經(jīng)串行化的測試信號傳送至這些第一端口，及解串行化經(jīng)由這些第二總線自這些第一端口輸入的這些測試數(shù)據(jù)信號，以將這些經(jīng)解串行化的測試數(shù)據(jù)信號傳送至這些第一傳輸墊。
11.根據(jù)權利要求10的多端口存儲器裝置，其中該測試模式判定單元產(chǎn)生端口選擇信號，該端口選擇信號用于基于這些測試模式控制信號而選擇這些第一端口中的一個。
12.根據(jù)權利要求11的多端口存儲器裝置，其中這些第二數(shù)據(jù)總線包括輸入數(shù)據(jù)總線，其用于將來自該SERDES的這些經(jīng)串行化測試信號傳送至這些第一端口；及輸出數(shù)據(jù)總線，其用于將來自這些第一端口的這些測試數(shù)據(jù)信號傳送至該SERDES。
13.根據(jù)權利要求12的多端口存儲器裝置，其還包含第一選擇單元，該第一選擇單元用于響應于該端口選擇信號而選擇經(jīng)由該輸出數(shù)據(jù)總線傳送的這些測試數(shù)據(jù)信號中的一個，并將該選定的測試數(shù)據(jù)信號輸出至該SERDES。
14.根據(jù)權利要求13的多端口存儲器裝置，其中該第一選擇單元包括反相單元，其用于使該端口選擇信號反相及輸出經(jīng)反相的端口選擇信號；及多個傳輸門，其用于響應于該經(jīng)反相的端口選擇信號而將這些測試數(shù)據(jù)信號傳送至該SERDES。
15.根據(jù)權利要求13的多端口存儲器裝置，其中該SERDES包括輸入鎖存器，其用于鎖存經(jīng)由這些第一接收墊輸入的測試信號；串行器，其用于串行化及輸出這些經(jīng)鎖存的測試信號；驅(qū)動器，其用于將這些經(jīng)串行化的測試信號驅(qū)動至這些第二數(shù)據(jù)總線；取樣器，其用于取樣藉由該第一選擇單元選擇的這些經(jīng)串行化測試數(shù)據(jù)信號；解串器，其用于解串行化及輸出這些經(jīng)取樣的測試數(shù)據(jù)信號；及數(shù)據(jù)輸出單元，其用于經(jīng)由這些測試傳輸墊而將這些經(jīng)解串行化的測試數(shù)據(jù)信號輸出至這些外部裝置。
16.根據(jù)權利要求15的多端口存儲器裝置，其進一步包含用于產(chǎn)生內(nèi)部時鐘的時鐘產(chǎn)生器，該內(nèi)部時鐘用于使藉由該SERDES串行化及解串行化的輸入信號與輸出信號同步。
17.根據(jù)權利要求16的多端口存儲器裝置，其中該時鐘產(chǎn)生器基于來自外部裝置的參考時鐘而產(chǎn)生該內(nèi)部時鐘。
18.根據(jù)權利要求16的多端口存儲器裝置，其中該輸入鎖存器、該串行器、該取樣器及該解串器與該內(nèi)部時鐘同步。
19.根據(jù)權利要求13的多端口存儲器裝置，其中該多個串行I/O數(shù)據(jù)墊包括多個第三接收墊，其用于在正常模式期間接收串行輸入的外部信號；及多個第二傳輸墊，其用于在該正常模式期間傳輸從這些第一端口串行輸出的信號。
20.根據(jù)權利要求19的多端口存儲器裝置，其進一步包含第二選擇單元，該第二選擇單元用于響應于該端口選擇信號而選擇經(jīng)由這些第三接收墊輸入的這些外部信號及從該SERDES輸出的這些經(jīng)串行化測試信號中的一個，并將該選定信號輸出至這些第一端口中的對應端口。
21.根據(jù)權利要求20的多端口存儲器裝置，其中該第二選擇單元包括反相單元，其用于使該端口選擇信號反相并輸出經(jīng)反相的端口選擇信號；多個第一傳輸門，其用于響應于該經(jīng)反相的端口選擇信號，而將經(jīng)由這些第三接收墊輸入的這些外部信號傳送至這些第一端口；及多個第二傳輸門，其用于響應于該端口選擇信號，而將自該SERDES輸出的這些經(jīng)串行化測試信號傳送至這些第一端口。
22.根據(jù)權利要求20的多端口存儲器裝置，其中這些第一端口解串行化自該第二選擇單元串行輸入的該選定信號，以經(jīng)由這些第一數(shù)據(jù)總線，將這些經(jīng)解串行化的信號輸出至這些存儲組，并串行化經(jīng)由這些第一數(shù)據(jù)總線自這些存儲組并行輸入的信號，以將該經(jīng)串行化信號輸出至這些串行I/O數(shù)據(jù)墊。
23.根據(jù)權利要求20的多端口存儲器裝置，其中每一第一端口包括取樣器，其用于取樣自該第二選擇單元串行輸入的該選定信號；解串器，其用于解串行化及輸出該經(jīng)取樣的信號；數(shù)據(jù)輸出單元，其用于經(jīng)由這些第一數(shù)據(jù)總線而將這些經(jīng)解串行化的信號輸出至這些存儲組；輸入鎖存器，其用于鎖存經(jīng)由這些第一數(shù)據(jù)總線自這些存儲組并行輸入的信號；串行器，其用于串行化及輸出這些經(jīng)鎖存的信號；及驅(qū)動器，其用于將該經(jīng)串行化信號驅(qū)動至這些串行I/O數(shù)據(jù)墊。
24.根據(jù)權利要求23的多端口存儲器裝置，其進一步包含用于產(chǎn)生內(nèi)部時鐘的時鐘產(chǎn)生器，該內(nèi)部時鐘用于使藉由這些第一端口串行化及解串行化的輸入信號與輸出信號同步。
25.根據(jù)權利要求24的多端口存儲器裝置，其中該時鐘產(chǎn)生器基于來自外部裝置的參考時鐘而產(chǎn)生該內(nèi)部時鐘。
26.根據(jù)權利要求24的多端口存儲器裝置，其中該輸入鎖存器、該串行器、該取樣器及該解串器與該內(nèi)部時鐘同步。
27.一種多端口存儲器裝置，其包含多個串行I/O數(shù)據(jù)墊；多個第一端口，其用于經(jīng)由這些串行I/O數(shù)據(jù)墊而執(zhí)行與外部裝置的串行I/O數(shù)據(jù)通信；多個存儲組，其用于經(jīng)由多個第一數(shù)據(jù)總線而執(zhí)行與這些第一端口的并行I/O數(shù)據(jù)通信；第二端口，其用于在測試模式期間，經(jīng)由這些串行I/O數(shù)據(jù)墊而執(zhí)行與這些外部裝置的并行I/O數(shù)據(jù)通信，及經(jīng)由多個第二數(shù)據(jù)總線而執(zhí)行與這些第一端口的串行I/O數(shù)據(jù)通信。
28.根據(jù)權利要求27的多端口存儲器裝置，其中在該測試模式期間，該第二端口串行化經(jīng)由這些串行I/O數(shù)據(jù)墊并行輸入的測試信號，且經(jīng)由這些第二數(shù)據(jù)總線將這些經(jīng)串行化的測試信號傳送至這些第一端口。
29.根據(jù)權利要求28的多端口存儲器裝置，其中該第二端口解串行化經(jīng)由這些第一端口自這些存儲組串行輸入的測試數(shù)據(jù)信號，并經(jīng)由這些并行I/O數(shù)據(jù)墊將這些經(jīng)解串行化的測試數(shù)據(jù)信號輸出至這些外部裝置。
30.根據(jù)權利要求29的多端口存儲器裝置，其中這些測試數(shù)據(jù)信號是自與輸入至這些第一端口的這些經(jīng)串行化測試信號對應的存儲組的核心所輸出的單元數(shù)據(jù)。
31.根據(jù)權利要求29的多端口存儲器裝置，其中該多個串行I/O數(shù)據(jù)墊包括多個接收墊，其用于接收自這些外部裝置串行或并行輸入的外部信號，并將這些外部信號傳送至這些第一端口及這些第二端口中的一個；及多個傳輸墊，其用于將自這些第一端口串行輸出或自這些第二端口并行輸出的信號傳輸至這些外部裝置。
32.根據(jù)權利要求31的多端口存儲器裝置，其中這些接收墊的數(shù)目與這些傳輸墊的數(shù)目相同。
33.根據(jù)權利要求31的多端口存儲器裝置，其中這些第一數(shù)據(jù)總線包括多個輸入數(shù)據(jù)總線，其用于將來自這些第一端口的這些測試信號傳送至這些存儲組；及多個輸出數(shù)據(jù)總線，其用于將來自這些存儲組的這些測試數(shù)據(jù)信號傳送至這些第一端口。
34.根據(jù)權利要求33的多端口存儲器裝置，其中這些輸入數(shù)據(jù)總線的數(shù)目與這些輸出數(shù)據(jù)總線的數(shù)目相同。
35.根據(jù)權利要求33的多端口存儲器裝置，其中這些輸入數(shù)據(jù)總線的數(shù)目及這些輸出數(shù)據(jù)總線的數(shù)目分別與這些接收墊的數(shù)目及這些傳輸墊的數(shù)目相同。
36.根據(jù)權利要求31的多端口存儲器裝置，其中該第二端口包括串行器&解串器(SERDES)，該SERDES用于響應于在該測試模式期間啟動的測試模式啟用信號，而串行化經(jīng)由這些接收墊輸入的這些測試信號，以經(jīng)由這些第二數(shù)據(jù)總線將這些經(jīng)串行化測試信號傳送至這些第一端口，并用于解串行化經(jīng)由這些第二數(shù)據(jù)總線自這些第一端口輸入的這些測試數(shù)據(jù)信號，以將這些測試數(shù)據(jù)信號傳送至這些傳輸墊。
37.根據(jù)權利要求36的多端口存儲器裝置，其進一步包含多個并行I/O數(shù)據(jù)墊，該多個并行I/O數(shù)據(jù)墊用于接收來自外部裝置的并行的測試模式控制信號。
38.根據(jù)權利要求37的多端口存儲器裝置，該第二端口進一步包括一測試模式判定單元，該測試模式判定單元用于產(chǎn)生該測試模式啟用信號及用于基于這些測試模式控制信號而選擇這些第一端口中的一個的端口選擇信號。
39.根據(jù)權利要求38的多端口存儲器裝置，其中這些第二數(shù)據(jù)總線包括輸入數(shù)據(jù)總線，其用于將來自該SERDES的這些經(jīng)串行化測試信號傳送至這些第一端口；及輸出數(shù)據(jù)總線，其用于將來自這些第一端口的這些測試數(shù)據(jù)信號傳送至該SERDES。
40.根據(jù)權利要求39的多端口存儲器裝置，其中該第二端口進一步包括第一選擇單元，該第一選擇單元用于響應于該端口選擇信號而選擇經(jīng)由該輸出數(shù)據(jù)總線傳送的這些測試數(shù)據(jù)信號中的一個，并將該選定測試數(shù)據(jù)信號輸出至該SERDES。
41.根據(jù)權利要求40的多端口存儲器裝置，其中該第一選擇單元包括反相單元，其用于使該端口選擇信號反相并輸出經(jīng)反相的端口選擇信號；及多個傳輸門，其用于響應于該經(jīng)反相的端口選擇信號而將這些測試數(shù)據(jù)信號傳送至該SERDES。
42.根據(jù)權利要求40的多端口存儲器裝置，其中該SERDES包括輸入鎖存器，其用于鎖存經(jīng)由這些接收墊輸入的這些測試信號；串行器，其用于串行化及輸出這些經(jīng)鎖存測試信號；驅(qū)動器，其用于將這些經(jīng)串行化的測試信號驅(qū)動至這些第二數(shù)據(jù)總線；取樣器，其用于取樣藉由該第一選擇單元選擇的這些經(jīng)串行化測試數(shù)據(jù)信號；解串器，其用于解串行化及輸出這些經(jīng)取樣的測試數(shù)據(jù)信號；及數(shù)據(jù)輸出單元，其用于經(jīng)由這些傳輸墊將這些經(jīng)解串行化的測試數(shù)據(jù)信號輸出至這些外部裝置。
43.根據(jù)權利要求42的多端口存儲器裝置，其進一步包含用于產(chǎn)生內(nèi)部時鐘的時鐘產(chǎn)生器，該內(nèi)部時鐘用于使藉由該SERDES串行化及解串行化的輸入信號與輸出信號同步。
44.根據(jù)權利要求43的多端口存儲器裝置，其中該時鐘產(chǎn)生器基于來自外部裝置的參考時鐘而產(chǎn)生該內(nèi)部時鐘。
45.根據(jù)權利要求43的多端口存儲器裝置，其中該輸入鎖存器、該串行器、該取樣器及該解串器與該內(nèi)部時鐘同步。
46.根據(jù)權利要求40的多端口存儲器裝置，其進一步包含第二選擇單元，該第二選擇單元用于選擇經(jīng)由這些接收墊輸入的這些外部信號及自該SERDES輸出的這些經(jīng)串行化測試信號中的一個，并響應于該端口選擇信號而將該選定信號輸出至這些第一端口及這些第二端口中的一個。
47.根據(jù)權利要求46的多端口存儲器裝置，其中該第二選擇單元包括反相單元，其用于使該端口選擇信號反相并輸出經(jīng)反相的端口選擇信號；多個第一傳輸門，其用于響應于該經(jīng)反相的端口選擇信號，而將經(jīng)由這些接收墊輸入的這些外部信號傳送至這些第一端口中的對應端口；及多個第二傳輸門，其用于響應于該端口選擇信號，而將自該SERDES輸出的這些經(jīng)串行化測試信號傳送至這些第一端口中的對應端口。
48.根據(jù)權利要求46的多端口存儲器裝置，其中這些第一端口解串行化自該第二選擇單元串行輸入的該選定信號，以經(jīng)由這些第一數(shù)據(jù)總線而將這些經(jīng)解串行化的信號輸出至這些存儲組，并串行化經(jīng)由這些第一數(shù)據(jù)總線自這些存儲組并行輸入的信號，以將該經(jīng)串行化的信號輸出至這些串行I/O數(shù)據(jù)墊或該第二端口。
49.根據(jù)權利要求48的多端口存儲器裝置，其中每一第一端口包括取樣器，其用于取樣自該第二選擇單元串行輸入的該選定信號；解串器，其用于解串行化及輸出該經(jīng)取樣的信號；數(shù)據(jù)輸出單元，其用于經(jīng)由這些第一數(shù)據(jù)總線而將這些經(jīng)解串行化的信號并行輸出至這些存儲組；輸入鎖存器，其用于鎖存經(jīng)由這些第一數(shù)據(jù)總線自這些存儲組并行輸入的信號；串行器，其用于串行化及輸出這些經(jīng)鎖存信號；及驅(qū)動器，其用于將該經(jīng)串行化信號驅(qū)動至這些串行I/O數(shù)據(jù)墊。
50.根據(jù)權利要求49的多端口存儲器裝置，其進一步包含用于產(chǎn)生一內(nèi)部時鐘的時鐘產(chǎn)生器，該內(nèi)部時鐘用于使藉由這些第一端口串行化及解串行化的輸入信號與輸出信號同步。
51.根據(jù)權利要求50的多端口存儲器裝置，其中該時鐘產(chǎn)生器基于來自外部裝置的參考時鐘而產(chǎn)生該內(nèi)部時鐘。
52.根據(jù)權利要求50的多端口存儲器裝置，其中該輸入鎖存器、該串行器、該取樣器及該解串器與該內(nèi)部時鐘同步。
53.一種多端口存儲器裝置，其包括多個第一端口，其用于執(zhí)行與外部裝置的串行I/O數(shù)據(jù)通信；多個存儲組，其用于經(jīng)由多個全局數(shù)據(jù)總線而執(zhí)行與這些第一端口的并行I/O數(shù)據(jù)通信，該多端口存儲器裝置包含第二端口，其在測試模式期間，串行化經(jīng)由外部墊并行輸入的測試信號，以將這些經(jīng)串行化的測試信號傳送至這些第一端口，并響應于這些測試信號而解串行化自這些第一端口串行輸入的測試數(shù)據(jù)信號，以將這些經(jīng)解串行化的測試數(shù)據(jù)信號輸出至這些外部裝置。
54.根據(jù)權利要求53的多端口存儲器裝置，其中該第二端口包括測試模式判定單元，其用于基于經(jīng)由這些外部墊輸入的測試模式控制信號而產(chǎn)生測試模式啟用信號；及串行器&解串器(SERDES)，其用于響應于該測試模式啟用信號而串行化這些測試信號，以將這些經(jīng)串行化的測試信號傳送至這些第一端口，并解串行化自這些第一端口輸入的這些測試數(shù)據(jù)信號，以將這些經(jīng)解串行化的測試數(shù)據(jù)信號傳送至這些外部墊。
55.根據(jù)權利要求54的多端口存儲器裝置，其中該測試模式判定單元產(chǎn)生端口選擇信號，該端口選擇信號用于基于這些測試模式控制信號而選擇這些第一端口中的一個。
56.根據(jù)權利要求55的多端口存儲器裝置，其進一步包含第一選擇單元，該第一選擇單元用于響應于該端口選擇信號而選擇自這些第一端口輸出的這些測試數(shù)據(jù)信號中的一個，并將該選定測試數(shù)據(jù)信號輸出至該SERDES。
57.根據(jù)權利要求56的多端口存儲器裝置，其中該第一選擇單元包括反相單元，其用于使該端口選擇信號反相并輸出經(jīng)反相的端口選擇信號；及多個傳輸門，其用于響應于該經(jīng)反相的端口選擇信號而將這些測試數(shù)據(jù)信號傳送至該SERDES。
58.根據(jù)權利要求56的多端口存儲器裝置，其中該SERDES包括輸入鎖存器，其用于鎖存經(jīng)由這些外部墊輸入的這些測試信號；串行器，其用于串行化及輸出這些經(jīng)鎖存的測試信號；驅(qū)動器，其用于將這些經(jīng)串行化的測試信號驅(qū)動至這些第一端口；取樣器，其用于取樣藉由該第一選擇單元選擇的這些經(jīng)串行化測試數(shù)據(jù)信號；解串器，其用于解串行化及輸出這些經(jīng)取樣的測試數(shù)據(jù)信號；及數(shù)據(jù)輸出單元，其用于經(jīng)由這些外部墊將這些經(jīng)解串行化的測試數(shù)據(jù)信號輸出至這些外部裝置。
59.根據(jù)權利要求58的多端口存儲器裝置，其進一步包含用于產(chǎn)生內(nèi)部時鐘的時鐘產(chǎn)生器，該內(nèi)部時鐘用于使藉由該SERDES串行化及解串行化的輸入信號與輸出信號同步。
60.根據(jù)權利要求56的多端口存儲器裝置，其進一步包含第二選擇單元，該第二選擇單元用于響應于該端口選擇信號而選擇經(jīng)由這些外部墊輸入的這些外部信號及自該SERDES輸出的這些經(jīng)串行化測試信號中的一個，并將該選定信號輸出至這些第一端口中的對應端口。
61.根據(jù)權利要求60的多端口存儲器裝置，其中該第二選擇單元包括反相單元，其用于使該端口選擇信號反相并輸出經(jīng)反相的端口選擇信號；多個第一傳輸門，其用于響應于該經(jīng)反相的端口選擇信號，而將這些外部信號中的一個傳送至這些第一端口；多個第二傳輸門，其用于響應于該端口選擇信號而將這些經(jīng)串行化測試信號中的多個傳送至這些第一端口中的對應端口。
62.根據(jù)權利要求60的多端口存儲器裝置，其中這些第一端口解串行化自該第二選擇單元串行輸入的該選定信號，以將該經(jīng)解串行化的信號輸出至這些存儲組，并串行化經(jīng)由這些全局數(shù)據(jù)總線自這些存儲組并行輸入的信號，以將該經(jīng)串行化的信號輸出至這些外部墊。
63.根據(jù)權利要求62的多端口存儲器裝置，其中每一第一端口包括取樣器，其用于取樣自該第二選擇單元串行輸入的該選定信號；解串器，其用于解串行化及輸出該經(jīng)取樣的信號；數(shù)據(jù)輸出單元，其用于經(jīng)由這些全局數(shù)據(jù)總線將這些經(jīng)解串行化的信號輸出至這些存儲組；輸入鎖存器，其用于鎖存經(jīng)由這些全局數(shù)據(jù)總線自這些存儲組并行輸入的信號；串行器，其用于串行化及輸出這些經(jīng)鎖存的信號；及驅(qū)動器，其用于經(jīng)由這些外部墊將該經(jīng)串行化的信號驅(qū)動至這些外部裝置。
64.根據(jù)權利要求63的多端口存儲器裝置，其進一步包含用于產(chǎn)生內(nèi)部時鐘的時鐘產(chǎn)生器，該內(nèi)部時鐘用于使藉由這些第一端口串行化及解串行化的輸入信號與輸出信號同步。
65.根據(jù)權利要求64的多端口存儲器裝置，其中該時鐘產(chǎn)生器基于來自外部裝置的參考時鐘而產(chǎn)生該內(nèi)部時鐘。
66.根據(jù)權利要求64的多端口存儲器裝置，其中該輸入鎖存器、該串行器、該取樣器及該解串器與該內(nèi)部時鐘同步。
全文摘要
一種多端口存儲器裝置，其包括多個串行輸入/輸出(I/O)數(shù)據(jù)墊；多個并行I/O數(shù)據(jù)墊；多個第一端口，其用于經(jīng)由這些串行I/O數(shù)據(jù)墊而執(zhí)行與外部裝置的串行I/O數(shù)據(jù)通信；多個存儲組，其用于經(jīng)由多個第一數(shù)據(jù)總線而執(zhí)行與這些第一端口的并行I/O數(shù)據(jù)通信；及第二端口，其用于在測試模式期間，經(jīng)由這些并行I/O數(shù)據(jù)墊執(zhí)行與這些外部裝置的并行I/O數(shù)據(jù)通信，及經(jīng)由多個第二數(shù)據(jù)總線執(zhí)行與這些第一端口的串行I/O數(shù)據(jù)通信。
文檔編號G11C29/56GK1941167SQ20061013172
公開日2007年4月4日 申請日期2006年9月29日 優(yōu)先權日2005年9月29日
發(fā)明者都昌鎬 申請人:海力士半導體有限公司