反相器及驅(qū)動(dòng)電路、顯示面板、顯示裝置制造方法
【專利摘要】本發(fā)明優(yōu)選實(shí)施例提供一種反相器及其驅(qū)動(dòng)電路、顯示面板、顯示裝置，反相器包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第一電容和第二電容；第二晶體管以等效二極管形式連接，只能單向?qū)ǎ诙娙荼３州敵龆说碾娢环€(wěn)定，使得輸出端的信號(hào)不受時(shí)鐘信號(hào)的影響，也即反相器輸出端輸出的信號(hào)不會(huì)抖動(dòng)。且反相器整個(gè)工作過程中，輸出端有第六晶體管傳輸?shù)谝浑娖叫盘?hào)或者第七晶體管傳輸?shù)诙娖叫盘?hào)，使得輸出端輸出的信號(hào)不會(huì)懸空，輸出更加穩(wěn)定。
【專利說明】
反相裔及驅(qū)動(dòng)電路、顯不面板、顯不裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，尤其涉及一種反相器及驅(qū)動(dòng)電路、顯示面板、顯示裝置。
【背景技術(shù)】
[0002]反相器對(duì)輸入其的起始信號(hào)具有反向作用，也可以說，反相器的輸出信號(hào)與起始信號(hào)互為反相信號(hào)。隨著電子技術(shù)的發(fā)展，反相器的應(yīng)用也越來越廣泛，例如反相器可以應(yīng)用在有機(jī)發(fā)光顯示裝置的發(fā)射驅(qū)動(dòng)電路，為與發(fā)射驅(qū)動(dòng)電路電連接的像素補(bǔ)償電路提供相應(yīng)的電位以使像素補(bǔ)償電路完成節(jié)點(diǎn)初始化、閾值補(bǔ)償和數(shù)據(jù)寫入等。
【發(fā)明內(nèi)容】
[0003]本發(fā)明優(yōu)選實(shí)施例提供一種輸出信號(hào)更加穩(wěn)定的反相器，及包含該反相器的驅(qū)動(dòng)電路、顯示面板、顯示裝置。
[0004]一方面，本發(fā)明優(yōu)選實(shí)施例提供一種反相器，包括:第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第一電容和第二電容；
[0005]所述第一晶體管的柵極耦接用于接收起始信號(hào)的起始信號(hào)輸入端，第一端耦接用于接收第一電平信號(hào)的第一電平信號(hào)輸入端，第二端耦接第二節(jié)點(diǎn)；
[0006]所述第二晶體管的第一端通過所述第一電容與用于接收第一時(shí)鐘信號(hào)的第一時(shí)鐘信號(hào)輸入端耦接，所述第二晶體管的柵極與第一端耦接，第二端耦接于第二節(jié)點(diǎn)；
[0007]所述第三晶體管的柵極耦接用于接收第二時(shí)鐘信號(hào)的第二時(shí)鐘信號(hào)輸入端，第二端耦接所述第二晶體管的第一端，第一端耦接用于接收第二電平信號(hào)的第二電平信號(hào)輸入端；
[0008]所述第四晶體管的柵極耦接于第二節(jié)點(diǎn)，第一端耦接于所述第一電平信號(hào)輸入端，第二端耦接于所述第一節(jié)點(diǎn)；
[0009]所述第五晶體管的柵極耦接于所述起始信號(hào)輸入端，第一端耦接于所述第二電平信號(hào)輸入端，第二端耦接于第一節(jié)點(diǎn)；
[0010]所述第六晶體管的柵極耦接所述第一節(jié)點(diǎn)，第一端耦接所述第一電平信號(hào)輸入端，第二端耦接反相器的輸出端；
[0011]所述第七晶體管的柵極耦接于第二節(jié)點(diǎn)，第一端耦接所述第二電平信號(hào)輸入端，第二端耦接反相器的輸出端；
[0012]所述第二電容耦接于所述第二節(jié)點(diǎn)和輸出端之間。
[0013]另一方面，本發(fā)明優(yōu)選實(shí)施例還提供一種反相器，包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第一電容和第二電容；
[0014]所述第一晶體管的柵極耦接耦接用于接收起始信號(hào)的起始信號(hào)輸入端，第一端耦接用于接收第一電平信號(hào)的第一電平信號(hào)輸入端，第二端耦接第二節(jié)點(diǎn)；
[0015]所述第二晶體管的第一端通過所述第一電容與用于接收第一時(shí)鐘信號(hào)的第一時(shí)鐘信號(hào)輸入端耦接，所述第二晶體管的柵極與第一端耦接，第二端耦接于第二節(jié)點(diǎn)；
[0016]所述第三晶體管的柵極耦接第二節(jié)點(diǎn)，第二端耦接所述第二晶體管的第一端，第一端耦接用于接收第二電平信號(hào)的第二電平信號(hào)輸入端；
[0017]所述第四晶體管的柵極耦接于第二節(jié)點(diǎn)，第一端耦接于所述第一電平信號(hào)輸入端，第二端耦接于所述第一節(jié)點(diǎn)；
[0018]所述第五晶體管的柵極耦接于所述起始信號(hào)輸入端，第一端耦接于所述第二電平信號(hào)輸入端，第二端耦接于第一節(jié)點(diǎn)；
[0019]所述第六晶體管的柵極耦接所述第一節(jié)點(diǎn)，第一端耦接所述第一電平信號(hào)輸入端，第二端耦接反相器的輸出端；
[0020]所述第七晶體管的柵極耦接于第二節(jié)點(diǎn)，第一端耦接所述第二電平信號(hào)輸入端，第二端耦接反相器的輸出端；
[0021]所述第二電容耦接于所述第二節(jié)點(diǎn)和輸出端之間。
[0022]另一方面，本發(fā)明優(yōu)選實(shí)施例還提供一種驅(qū)動(dòng)電路，包括上述反相器。
[0023]另一方面，本發(fā)明優(yōu)選實(shí)施例還提供一種顯示面板，包括上述驅(qū)動(dòng)電路。
[0024]另一方面，本發(fā)明優(yōu)選實(shí)施例還提供一種顯示裝置，包括上述顯示面板。
[0025]本發(fā)明優(yōu)選實(shí)施例提供的反相器及驅(qū)動(dòng)電路、顯示面板、顯示裝置至少具有的有益效果:反相器輸出端輸出的信號(hào)不會(huì)抖動(dòng)，且在工作期間不會(huì)出現(xiàn)輸出懸空，使得輸出更加穩(wěn)定。
【專利附圖】
【附圖說明】
[0026]圖1是現(xiàn)有技術(shù)的反相器電路原理圖；
[0027]圖2是圖1中反相器的各個(gè)信號(hào)時(shí)序圖；
[0028]圖3是本發(fā)明優(yōu)選實(shí)施例一提供的反相器電路原理圖；
[0029]圖4是圖3中反相器的各個(gè)信號(hào)時(shí)序圖；
[0030]圖5a?圖5d是圖4中反相器各個(gè)工作階段對(duì)應(yīng)的電路圖；
[0031]圖6是本發(fā)明優(yōu)選實(shí)施例二提供的反相器電路原理圖；
[0032]圖7是圖6中反相器的一種驅(qū)動(dòng)信號(hào)時(shí)序圖；
[0033]圖8a?圖8d是圖7中反相器各個(gè)工作階段對(duì)應(yīng)的電路圖；
[0034]圖9是圖6中反相器的另一種驅(qū)動(dòng)信號(hào)時(shí)序圖；
[0035]圖1Oa?圖1Od是圖9中反相器各個(gè)工作階段對(duì)應(yīng)的電路圖；
[0036]圖11是本發(fā)明優(yōu)選實(shí)施例三提供的驅(qū)動(dòng)電路連接示意圖；
[0037]圖12是本發(fā)明優(yōu)選實(shí)施例四提供的一種顯示面板的結(jié)構(gòu)示意圖；
[0038]圖13是圖12中第二基板的結(jié)構(gòu)示意圖；
[0039]圖14是本發(fā)明優(yōu)選實(shí)施例五提供的顯示裝置結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0040]下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說明?？梢岳斫獾氖牵颂幩枋龅木唧w實(shí)施例僅僅用于解釋本發(fā)明，而非對(duì)本發(fā)明的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本發(fā)明相關(guān)的部分而非全部。
[0041]圖1是現(xiàn)有技術(shù)的反相器的電路圖。如圖1所示，反相器包括第一晶體管P1、第二晶體管P2、第三晶體管P3、第四晶體管P4以及電容CO，其中，第一晶體管Pl到第四晶體管P4均為PMOS管；第一晶體管Pl的柵極與用于接收起始信號(hào)的起始信號(hào)輸入端INO電連接、源極與用于接收第一電平信號(hào)的第一電平信號(hào)輸入端VGl電連接，漏極通過電容CO與用于接收第一時(shí)鐘信號(hào)的第一時(shí)鐘信號(hào)輸入端電連接；第二晶體管P2的柵極與用于接收第二時(shí)鐘信號(hào)的第二時(shí)鐘信號(hào)輸入端XCK電連接，源極分別與第一晶體管Pl的漏極和第四晶體管P4的柵極電連接，漏極與用于接收第二電平信號(hào)的第二電平信號(hào)輸入端VG2電連接；第三晶體管P3柵極與起始信號(hào)輸入端INO電連接，源極與第一電平信號(hào)輸入端VGl電連接，漏極與用于產(chǎn)生輸出信號(hào)的輸出端OUTO電連接；第四晶體管P4的源極與輸出端OUTO電連接，漏極與第二電平信號(hào)輸入端VG2電連接。其中，第一電平信號(hào)為恒定的高電平信號(hào)，第二電平信號(hào)為恒定的低電平信號(hào)。
[0042]圖2是圖1中的反相器的各個(gè)信號(hào)的波形圖。如圖2示，SINO代表初始信號(hào)，SCKl代表第一時(shí)鐘信號(hào)，SXCK代表第二時(shí)鐘信號(hào)，SOUTO代表輸出信號(hào)。由于第一時(shí)鐘信號(hào)SCKl由低電平變成高電平時(shí)，通過電容CO的自舉效應(yīng)(電容CO的電荷守恒)，會(huì)對(duì)第四晶體管P4的柵極的電位產(chǎn)生影響，并影響第四晶體管P4的導(dǎo)通情況，從而影響第二電平信號(hào)通過第四晶體管P4傳輸?shù)捷敵龆?UT，并對(duì)輸出信號(hào)SOUTO的低電平的電平值產(chǎn)生影響，進(jìn)而導(dǎo)致輸出信號(hào)的不穩(wěn)定。
[0043]實(shí)施例一
[0044]本發(fā)明實(shí)施例一提供一種反相器，如圖3所示，反相器包括第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7、第一電容Cl和第二電容C2。
[0045]其中，第一晶體管Ml的柵極耦接用于接收起始信號(hào)的起始信號(hào)輸入端IN，第一端耦接用于接收第一電平信號(hào)的第一電平信號(hào)輸入端VGH !，第二端耦接第二節(jié)點(diǎn)N2;第二晶體管M2的第一端通過所述第一電容Cl與用于接收第一時(shí)鐘信號(hào)的第一時(shí)鐘信號(hào)輸入端CK耦接，所述第二晶體管M2的柵極與第一端耦接，第二端耦接于第二節(jié)點(diǎn)N2 ;第三晶體管M3的柵極耦接用于接收第二時(shí)鐘信號(hào)的第二時(shí)鐘信號(hào)輸入端XCK，第二端耦接所述第二晶體管M2的第一端，第一端耦接用于接收第二電平信號(hào)的第二電平信號(hào)輸入端VGL !;第四晶體管M4的柵極耦接于第二節(jié)點(diǎn)N2，第一端耦接于所述第一電平信號(hào)輸入端VGH !，第二端耦接于第一節(jié)點(diǎn)NI ;第五晶體管M5的柵極耦接于起始信號(hào)輸入端IN，第一端耦接于所述第二電平信號(hào)輸入端VGL !，第二端耦接于第一節(jié)點(diǎn)NI ;第六晶體管M6的柵極耦接所述第一節(jié)點(diǎn)NI，第一端耦接所述第一電平信號(hào)輸入端VGH !，第二端耦接反相器的輸出端OUT ；第七晶體管M7的柵極耦接于第二節(jié)點(diǎn)N2，第一端耦接所述第二電平信號(hào)輸入端VGL !，第二端耦接反相器的輸出端OUT ;第二電容C2耦接于所述第二節(jié)點(diǎn)N2和反相器輸出端OUT之間。
[0046]第二晶體管M2的柵極與第一端電連接，使得第二晶體管等效于二極管，只能單向?qū)?，第二電容C2耦接于第二節(jié)點(diǎn)N2和反相器輸出端out之間，用于保持第二節(jié)點(diǎn)N2的電位。
[0047]進(jìn)一步的，實(shí)施例一提供的反相器中第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7可以是PMOS管，也可以是NMOS管。優(yōu)選的，其中第一時(shí)鐘信號(hào)輸入端CK輸入的第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)輸入端XCK輸入的第二時(shí)鐘信號(hào)是脈沖信號(hào)，且互為反相；當(dāng)所述的第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7均為PMOS管時(shí)，所述第一電平信號(hào)輸入端VGH !輸入的第一電平信號(hào)為恒定的高電平，第二電平輸入端VGL !輸入的第二電平信號(hào)為恒定的低電平，當(dāng)?shù)谝痪w管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7均為NMOS管時(shí)，所述第一電平信號(hào)輸入端VGH !輸入的第一電平信號(hào)為恒定的低電平，第二電平輸入端VGL !輸入的第二電平信號(hào)為恒定的高電平。實(shí)際使用時(shí)，起始信號(hào)、輸出信號(hào)、第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的高電平的電平值可以選10V，低電平的電平值可以選-5V，也可以根據(jù)晶體管的設(shè)計(jì)類型和實(shí)際需要進(jìn)行設(shè)定。需要說明書的是，對(duì)于PMOS來說，晶體管的第一端指的是源極，第二端指的是漏極。而對(duì)于NMOS管來說，晶體管的第一端指的是漏極，第二端指的是源極。
[0048]圖4所示為實(shí)施例一提供的反相器的一種優(yōu)選工作時(shí)序圖，其對(duì)應(yīng)的是第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7均為PMOS管，第一電平信號(hào)輸入端VGH !輸入的第一電平信號(hào)為恒定的高電平，第二電平輸入端VGL !輸入的第二電平信號(hào)為恒定的低電平。
[0049]圖4中的Tl?T4時(shí)刻對(duì)應(yīng)實(shí)施例一反相器電路的四個(gè)工作階段，分別如圖5a?5d所示。下面結(jié)合圖4和圖5a?5d詳細(xì)說明實(shí)施例一反相器的工作過程:
[0050]圖5a為反相器工作的第一階段的電路圖，即Tl時(shí)段，起始信號(hào)IN為高電平，控制第一晶體管Ml和第五晶體管M5關(guān)閉，第二時(shí)鐘信號(hào)XCK為低電平，控制第三晶體管M3開啟，第二電平信號(hào)VGL !經(jīng)第三晶體管M3傳輸至第二晶體管M2源極，由于第二晶體管的源極和柵極以二極管形式連接，因此第二晶體管M2導(dǎo)通，且傳輸?shù)诙娖叫盘?hào)VGL !至第二節(jié)點(diǎn)N2。第二節(jié)點(diǎn)N2的電位為低電平，分別控制第四晶體管M4和第七晶體管M7開啟，第四晶體管M4傳輸高電平的第一電平信號(hào)VGH !至第一節(jié)點(diǎn)NI，于是控制第六晶體管關(guān)閉。第七晶體管M7傳輸?shù)诙娖叫盘?hào)VGL !至反相器的輸出端0UT，作為第一階段的輸出信號(hào)。
[0051]圖5b為反相器工作的第二階段的電路圖，也即T2時(shí)段，第二時(shí)鐘信號(hào)XCK為高電平，控制第三晶體管M3關(guān)閉，起始信號(hào)IN為低電平，控制第一晶體管Ml和第五晶體管M5開啟，高電平的第一電平信號(hào)VGH !通過第一晶體管Ml傳輸至第二節(jié)點(diǎn)N2，使得第二節(jié)點(diǎn)N2為高電平，控制第四晶體管M4和第七晶體管M7關(guān)閉，此處需要說明的是，雖然第一時(shí)鐘信號(hào)CK由高電平轉(zhuǎn)變?yōu)榈碗娖?，通過第一電容Cl的耦合作用，會(huì)拉低第二晶體管M2的柵極電位，并傳輸至第二節(jié)點(diǎn)N2，由于此過程是短暫的耦合效應(yīng)，而第一晶體管Ml傳輸恒定的高電平VGH !至第二節(jié)點(diǎn)N2，因此第二晶體管M2對(duì)第二節(jié)點(diǎn)的電位影響有限，第二節(jié)點(diǎn)N2的電位依然為高電平。低電平的第二電平信號(hào)VGL !通過第五晶體管M5傳輸至第一節(jié)點(diǎn)NI，控制第六晶體管M6開啟，第六晶體管M6傳輸?shù)谝浑娖叫盘?hào)VGH !至反相器的輸出端，作為第二工作階段的輸出信號(hào)；
[0052]圖5c為反相器工作的第三階段的電路圖，也即T3時(shí)段，起始信號(hào)IN為高電平，控制第一晶體管Ml和第五晶體管M5關(guān)閉，第二時(shí)鐘信號(hào)XCK為低電平，控制第三晶體管M3開啟，第二電平信號(hào)VGL !經(jīng)第三晶體管M3傳輸至第二晶體管M2源極，由于第二晶體管的源極和柵極以二極管形式連接，因此第二晶體管M2導(dǎo)通，且傳輸?shù)诙娖叫盘?hào)VGL !至第二節(jié)點(diǎn)N2。第二節(jié)點(diǎn)N2的電位為低電平，分別控制第四晶體管M4和第七晶體管WJ開啟，第四晶體管M4傳輸高電平的第一電平信號(hào)VGH !至第一節(jié)點(diǎn)NI，于是控制第六晶體管關(guān)閉。第七晶體管M7傳輸?shù)诙娖叫盘?hào)VGL !至反相器的輸出端OUT，作為第一階段的輸出信號(hào)。
[0053]圖5d為反相器工作的第四階段的電路圖，也即T4時(shí)刻，起始信號(hào)IN控制第一晶體管M1和第五晶體管M5關(guān)閉，第二時(shí)鐘信號(hào)XCK控制第三晶體管M3關(guān)閉，第一時(shí)鐘信號(hào)CK由高電平變?yōu)榈碗娖?，通過第一電容Cl的耦合作用，拉低第二晶體管M2的柵極電位，由于第二晶體管等效于二極管形式，此時(shí)第二晶體管M2導(dǎo)通，且傳輸柵極電位至第二節(jié)點(diǎn)N2，然后分別控制第四晶體管M4和第七晶體管M7開啟，第四晶體管M4傳輸?shù)谝浑娖叫盘?hào)VGH !至第一節(jié)點(diǎn)NI，控制第六晶體管關(guān)閉，第七晶體管M7傳輸?shù)诙娖叫盘?hào)VGL !至反相器的輸出端out，作為該階段的輸出信號(hào)。
[0054]由以上工作過程可知，第二節(jié)點(diǎn)N2與反相器輸出端存在第二電容，可以保持第二節(jié)點(diǎn)與輸出端的電位穩(wěn)定，不受第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)跳變的影響，使得反相器輸出端OUT輸出的信號(hào)不會(huì)抖動(dòng)。且整個(gè)工作過程中，每一階段，輸出端OUT有第六晶體管M6傳輸?shù)谝浑娖叫盘?hào)VGH!或者第七晶體管M7傳輸?shù)诙娖叫盘?hào)VGL!，使得輸出端輸出的信號(hào)不會(huì)懸空，輸出更加穩(wěn)定。
[0055]需要說明的是，實(shí)施例一提供的反相器中的第一晶體管?第七晶體管可以是NMOS管，其工作過程中，只需起始信號(hào)、第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第一電平信號(hào)、第二電平信號(hào)與上述電平值相反即可。
[0056]實(shí)施例二
[0057]圖6所示為本發(fā)明優(yōu)選實(shí)施例二提供的另一種反相器電路圖，如圖6所示，反相器包括第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7、第一電容Cl和第二電容C2。
[0058]其中，第一晶體管Ml的柵極耦接用于接收起始信號(hào)的起始信號(hào)輸入端IN，第一端耦接用于接收第一電平信號(hào)的第一電平信號(hào)輸入端VGH !，第二端耦接第二節(jié)點(diǎn)N2;第二晶體管M2的第一端通過所述第一電容Cl與用于接收第一時(shí)鐘信號(hào)的第一時(shí)鐘信號(hào)輸入端CK耦接，所述第二晶體管M2的柵極與第一端耦接，第二端耦接于第二節(jié)點(diǎn)N2 ;第三晶體管M3的柵極耦接第二節(jié)點(diǎn)N2，第二端耦接所述第二晶體管M2的第一端，第一端耦接用于接收第二電平信號(hào)的第二電平信號(hào)輸入端VGL !;第四晶體管M4的柵極耦接于第二節(jié)點(diǎn)N2，第一端耦接于所述第一電平信號(hào)輸入端VGH !，第二端耦接于第一節(jié)點(diǎn)NI ;第五晶體管M5的柵極耦接于起始信號(hào)輸入端IN，第一端耦接于所述第二電平信號(hào)輸入端VGL !，第二端耦接于第一節(jié)點(diǎn)NI ;第六晶體管M6的柵極耦接所述第一節(jié)點(diǎn)NI，第一端耦接所述第一電平信號(hào)輸入端VGH !，第二端耦接反相器的輸出端OUT ;第七晶體管M7的柵極耦接于第二節(jié)點(diǎn)N2，第一端耦接所述第二電平信號(hào)輸入端VGL !，第二端耦接反相器的輸出端OUT ;第二電容C2耦接于所述第二節(jié)點(diǎn)N2和反相器輸出端OUT之間。
[0059]第二晶體管M2的柵極與第一端電連接，使得第二晶體管等效于二極管，只能單向?qū)?，第二電容C2耦接于第二節(jié)點(diǎn)N2和反相器輸出端out之間，用于保持第二節(jié)點(diǎn)N2的電位。
[0060]進(jìn)一步的，實(shí)施例二提供的反相器中第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7可以是PMOS管，也可以是NMOS管。優(yōu)選的，其中第一時(shí)鐘信號(hào)輸入端CK輸入的第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)輸入端XCK輸入的第二時(shí)鐘信號(hào)是脈沖信號(hào)，且互為反相；當(dāng)所述的第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7均為PMOS管時(shí)，所述第一電平信號(hào)輸入端VGH !輸入的第一電平信號(hào)為恒定的高電平，第二電平輸入端VGL !輸入的第二電平信號(hào)為恒定的低電平，當(dāng)?shù)谝痪w管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7均為NMOS管時(shí)，所述第一電平信號(hào)輸入端VGH !輸入的第一電平信號(hào)為恒定的低電平，第二電平輸入端VGL !輸入的第二電平信號(hào)為恒定的高電平。實(shí)際使用時(shí)，起始信號(hào)、輸出信號(hào)、第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的高電平的電平值可以選10V，低電平的電平值可以選-5V，也可以根據(jù)晶體管的設(shè)計(jì)類型和實(shí)際需要進(jìn)行設(shè)定。需要說明書的是，對(duì)于PMOS來說，晶體管的第一端指的是源極，第二端指的是漏極。而對(duì)于NMOS管來說，晶體管的第一端指的是漏極，第二端指的是源極。
[0061]圖7所示為實(shí)施例二提供的反相器的一種優(yōu)選工作時(shí)序圖，其對(duì)應(yīng)的是第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7均為PMOS管，第一電平信號(hào)輸入端VGH !輸入的第一電平信號(hào)為恒定的高電平，第二電平輸入端VGL !輸入的第二電平信號(hào)為恒定的低電平。
[0062]圖7中的Tl?T4時(shí)刻對(duì)應(yīng)實(shí)施例二反相器電路的四個(gè)工作階段，分別如圖8a?Sd所示。下面結(jié)合圖7和圖8a?8d詳細(xì)說明實(shí)施例二反相器的工作過程:
[0063]圖8a為反相器工作的第一階段的電路圖，即Tl時(shí)段，起始信號(hào)IN為高電平，控制第一晶體管Ml和第五晶體管M5關(guān)閉，第一時(shí)鐘信號(hào)CK由高電平變?yōu)榈碗娖剑ㄟ^第一電容Cl的耦合作用，拉低第二晶體管M2的柵極電位，由于第二晶體管等效于二極管形式，此時(shí)第二晶體管M2導(dǎo)通，且傳輸柵極電位至第二節(jié)點(diǎn)N2，然后分別控制第四晶體管M4和第七晶體管M7開啟，第四晶體管M4傳輸?shù)谝浑娖叫盘?hào)VGH !至第一節(jié)點(diǎn)NI，控制第六晶體管關(guān)閉，第七晶體管M7傳輸?shù)诙娖叫盘?hào)VGL !至反相器的輸出端out，作為該階段的輸出信號(hào)。
[0064]圖Sb為反相器工作的第二階段的電路圖，也即T2時(shí)段，起始信號(hào)為高電平，控制控制第一晶體管Ml和第五晶體管M5關(guān)閉。第一時(shí)鐘信號(hào)CK由低電平轉(zhuǎn)變?yōu)楦唠娖?，?jīng)過第一電容Cl的耦合，使得第二晶體管M2的柵極電位為高電平，因此第二晶體管M2關(guān)閉。由于第二電容C2的保持作用，使得第二節(jié)點(diǎn)N2依然保持第一階段時(shí)的低電平電位，因此第七晶體管M7依然打開，傳輸?shù)诙娖叫盘?hào)VGL !至反相器的輸出端，也即第二節(jié)點(diǎn)N2和輸出端信號(hào)保持不變。
[0065]圖Sc為反相器工作的第三階段的電路圖，也即T3時(shí)段，起始信號(hào)IN為低電平，控制第一晶體管Ml和第五晶體管M5開啟，高電平的第一電平信號(hào)VGH !通過第一晶體管Ml傳輸至第二節(jié)點(diǎn)N2，使得第二節(jié)點(diǎn)N2為高電平，控制第四晶體管M4和第七晶體管M7關(guān)閉，此處需要說明的是，雖然第一時(shí)鐘信號(hào)CK由高電平轉(zhuǎn)變?yōu)榈碗娖?，通過第一電容Cl的耦合作用，會(huì)拉低第二晶體管M2的柵極電位，并傳輸至第二節(jié)點(diǎn)N2，由于此過程是短暫的耦合效應(yīng)，而第一晶體管Ml傳輸恒定的高電平VGH !至第二節(jié)點(diǎn)N2，因此第二晶體管M2對(duì)第二節(jié)點(diǎn)的電位影響有限，第二節(jié)點(diǎn)N2的電位依然為高電平。低電平的第二電平信號(hào)VGL !通過第五晶體管M5傳輸至第一節(jié)點(diǎn)NI，控制第六晶體管M6開啟，第六晶體管M6傳輸?shù)谝浑娖叫盘?hào)VGH !至反相器的輸出端，作為第二工作階段的輸出信號(hào)。
[0066]圖8d為反相器工作的第四階段的電路圖，也即T4時(shí)刻，起始信號(hào)IN為高電平，控制第一晶體管Ml和第五晶體管M5關(guān)閉，第一時(shí)鐘信號(hào)CK由低電平轉(zhuǎn)變?yōu)楦唠娖剑?jīng)過第一電容Cl的耦合，使得第二晶體管M2的柵極電位為高電平，因此第二晶體管M2關(guān)閉。因此第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的信號(hào)不會(huì)受任何信號(hào)影響，保持與上一階段不變，第一節(jié)點(diǎn)NI控制第六晶體管M6開啟，第二節(jié)點(diǎn)N2控制第七晶體管M7關(guān)閉，輸出端的輸出信號(hào)保持不變。
[0067]由以上工作過程可知，第二節(jié)點(diǎn)N2與反相器輸出端存在第二電容，可以保持第二節(jié)點(diǎn)與輸出端的電位穩(wěn)定，不受第一時(shí)鐘信號(hào)跳變的影響，使得反相器輸出端OUT輸出的信號(hào)不會(huì)抖動(dòng)。且整個(gè)工作過程中，每一階段，輸出端OUT有第六晶體管M6傳輸?shù)谝浑娖叫盘?hào)VGH!或者第七晶體管M7傳輸?shù)诙娖叫盘?hào)VGL !，使得輸出端輸出的信號(hào)不會(huì)懸空，輸出更加穩(wěn)定。
[0068]需要說明的是，實(shí)施例二提供的反相器中的第一晶體管?第七晶體管可以是NMOS管，其工作過程中，只需起始信號(hào)、第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第一電平信號(hào)、第二電平信號(hào)與上述電平值相反即可。
[0069]圖9所示為實(shí)施例二反相器的另一種優(yōu)選工作時(shí)序圖，其對(duì)應(yīng)的是第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7均為PMOS管，第一電平信號(hào)輸入端VGH !輸入的第一電平信號(hào)為恒定的高電平，第二電平輸入端VGL !輸入的第二電平信號(hào)為恒定的低電平。
[0070]圖9中的Tl?T4時(shí)段對(duì)應(yīng)實(shí)施例二反相器電路的四個(gè)工作階段，分別如圖1Oa?1d所示。下面結(jié)合圖9和圖1Oa?1d詳細(xì)說明實(shí)施例二反相器的工作過程:
[0071]圖1Oa為反相器工作的第一階段的電路圖，即Tl時(shí)段，起始信號(hào)IN為高電平，控制第一晶體管Ml和第五晶體管M5關(guān)閉，第一時(shí)鐘信號(hào)CK由高電平變?yōu)榈碗娖?，通過第一電容Cl的耦合作用，拉低第二晶體管M2的柵極電位，由于第二晶體管等效于二極管形式，此時(shí)第二晶體管M2導(dǎo)通，且傳輸柵極電位至第二節(jié)點(diǎn)N2，然后分別控制第四晶體管M4和第七晶體管M7開啟，第四晶體管M4傳輸?shù)谝浑娖叫盘?hào)VGH !至第一節(jié)點(diǎn)NI，控制第六晶體管關(guān)閉，第七晶體管M7傳輸?shù)诙娖叫盘?hào)VGL !至反相器的輸出端out，作為該階段的輸出信號(hào)。
[0072]圖1Ob為反相器工作的第二階段的電路圖，即T2時(shí)段，第一時(shí)鐘信號(hào)CK由低電平轉(zhuǎn)變?yōu)楦唠娖?，?jīng)過第一電容Cl的耦合，使得第二晶體管M2的柵極電位為高電平，因此第二晶體管M2關(guān)閉。起始信號(hào)IN為低電平，控制第一晶體管Ml和第五晶體管M5開啟，高電平的第一電平信號(hào)VGH !通過第一晶體管Ml傳輸至第二節(jié)點(diǎn)N2，使得第二節(jié)點(diǎn)N2為高電平，控制第四晶體管M4和第七晶體管M7關(guān)閉。低電平的第二電平信號(hào)VGL !通過第五晶體管M5傳輸至第一節(jié)點(diǎn)NI，控制第六晶體管M6開啟，第六晶體管M6傳輸?shù)谝浑娖叫盘?hào)VGH !至反相器的輸出端，作為第二工作階段的輸出信號(hào)。圖1Oc為反相器工作的第三階段的電路圖，即T3時(shí)段，起始信號(hào)IN為高電平，控制第一晶體管Ml和第五晶體管M5關(guān)閉，第一時(shí)鐘信號(hào)CK由高電平變?yōu)榈碗娖?，通過第一電容Cl的耦合作用，拉低第二晶體管M2的柵極電位，由于第二晶體管等效于二極管形式，此時(shí)第二晶體管M2導(dǎo)通，且傳輸柵極電位至第二節(jié)點(diǎn)N2，然后分別控制第四晶體管M4和第七晶體管WJ開啟，第四晶體管M4傳輸?shù)谝浑娖叫盘?hào)VGH !至第一節(jié)點(diǎn)NI，控制第六晶體管關(guān)閉，第七晶體管M7傳輸?shù)诙娖叫盘?hào)VGL !至反相器的輸出端out，作為該階段的輸出信號(hào)。
[0073]圖1Od為反相器工作的第四階段的電路圖，也即T4時(shí)刻，起始信號(hào)IN為高電平，控制第一晶體管Ml和第五晶體管M5關(guān)閉，第一時(shí)鐘信號(hào)CK由低電平轉(zhuǎn)變?yōu)楦唠娖?，?jīng)過第一電容Cl的耦合，使得第二晶體管M2的柵極電位為高電平，因此第二晶體管M2關(guān)閉。因此第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的信號(hào)不會(huì)受任何信號(hào)影響，保持與上一階段不變，第一節(jié)點(diǎn)NI控制第六晶體管M6開啟，第二節(jié)點(diǎn)N2控制第七晶體管M7關(guān)閉，輸出端的輸出信號(hào)保持不變。
[0074]由以上工作過程可知，第二節(jié)點(diǎn)N2與反相器輸出端存在第二電容，可以保持第二節(jié)點(diǎn)與輸出端的電位穩(wěn)定，不受第一時(shí)鐘信號(hào)跳變的影響，使得反相器輸出端OUT輸出的信號(hào)不會(huì)抖動(dòng)。且整個(gè)工作過程中，每一階段，輸出端OUT有第六晶體管M6傳輸?shù)谝浑娖叫盘?hào)VGH!或者第七晶體管M7傳輸?shù)诙娖叫盘?hào)VGL !，使得輸出端輸出的信號(hào)不會(huì)懸空，輸出更加穩(wěn)定。
[0075]需要說明的是，實(shí)施例二提供的反相器中的第一晶體管?第七晶體管可以是NMOS管，其工作過程中，只需起始信號(hào)、第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第一電平信號(hào)、第二電平信號(hào)與上述電平值相反即可。
[0076]實(shí)施例三
[0077]圖11所示為本發(fā)明優(yōu)選實(shí)施例三提供一種驅(qū)動(dòng)電路示意圖。參見圖11所述驅(qū)動(dòng)電路可以包括m級(jí)移位寄存器和η個(gè)反相器，其中，η為大于I的整數(shù)；η級(jí)移位寄存器包括第一級(jí)移位寄存器到第η級(jí)移位寄存器(分別與SRl-SRn對(duì)應(yīng))，η個(gè)反相器包括第一反相器到第η反相器(分別與SFl-SFn對(duì)應(yīng))；每一級(jí)移位寄存器各有一個(gè)輸入端(分別為RINl-RINn)和一個(gè)輸出端(分別為ROUTl-ROUTn)，每一個(gè)反相器各有一個(gè)輸入端(分別為FINl-FINn)和一個(gè)輸出端(分別為FOUTl-FOUTn);第一級(jí)移位寄存器SRl的輸入端RINl作為驅(qū)動(dòng)電路的輸入端，從第二級(jí)移位寄存器SR2開始，每一級(jí)移位寄存器的輸入端與其前一級(jí)的移位寄存器的輸出端電連接，并且每i級(jí)移位寄存器的輸出端ROUTi與第i個(gè)反相器的輸入端FINi電連接，其中，I ( i < n，各個(gè)反相器的輸出端作為驅(qū)動(dòng)電路相應(yīng)的輸出端，各個(gè)反相器對(duì)與其電連接的移位寄存器的輸出信號(hào)進(jìn)行反相處理，必將所得到的反相信號(hào)作為驅(qū)動(dòng)電路的輸出信號(hào)。其中，本實(shí)施例中的η個(gè)反相器為上述實(shí)施例一或?qū)嵤├兴龅姆聪嗥鳌?br>
[0078]本發(fā)明實(shí)施例三提供的驅(qū)動(dòng)電路，采用了輸出信號(hào)穩(wěn)定的反相器，因此，所述驅(qū)動(dòng)電路可以輸出穩(wěn)定的輸出信號(hào)。
[0079]實(shí)施例四
[0080]本發(fā)明優(yōu)選實(shí)施例四提供一種顯示面板。圖12是本發(fā)明實(shí)施例四提供的一種顯示面板的結(jié)構(gòu)示意圖。參見圖12，本實(shí)施例中的顯示面板包括:第一基板11和與第一基板11相對(duì)設(shè)置的第二基板12，其中，所述第一基板11可以為彩膜基板、封裝玻璃(CoverGlass)或者蓋板玻璃(Cover Lens)等，所述第二基板12可以為像素陣列基板。
[0081]圖13是本發(fā)明實(shí)施例四提供的一種第二基板的結(jié)構(gòu)示意圖。參見圖13，第二基板為像素陣列基板時(shí)，可以包括:掃描驅(qū)動(dòng)電路121、數(shù)據(jù)驅(qū)動(dòng)電路122、發(fā)射驅(qū)動(dòng)電路123、m條掃描線(S1、S2……、Sm)、k條數(shù)據(jù)線(D1、D2……、Dk)、m條發(fā)射驅(qū)動(dòng)線(E1、E2、……、Em)以及多個(gè)像素124 ;其中，本實(shí)施例中的發(fā)射驅(qū)動(dòng)電路123為上述實(shí)施例三所述的驅(qū)動(dòng)電路，在本實(shí)施例中不再贅述。
[0082]具體地，本實(shí)施例中的掃描驅(qū)動(dòng)電路121，用于向各條掃描線(S1、S2……、Sn)提供掃描信號(hào)；數(shù)據(jù)驅(qū)動(dòng)電路122，用于向各條數(shù)據(jù)線(Dl、D2……、Dm)提供數(shù)據(jù)信號(hào)；發(fā)射驅(qū)動(dòng)電路123，用于向各條發(fā)射驅(qū)動(dòng)線(E1、E2、……、Em)提供發(fā)射驅(qū)動(dòng)信號(hào)，以使像素124中的像素補(bǔ)償電路完成節(jié)點(diǎn)初始化、閾值補(bǔ)償和數(shù)據(jù)寫入等；像素124分別設(shè)置在掃描線和數(shù)據(jù)線交叉形成的區(qū)域中。
[0083]本發(fā)明實(shí)施例四提供的顯示面板，通過在顯示面板的第二基板中采用輸出信號(hào)穩(wěn)定的發(fā)射驅(qū)動(dòng)電路，可以使第二基板中的像素能夠穩(wěn)定地工作，從而可以使相應(yīng)的顯示面板達(dá)到更好的顯示效果。
[0084]實(shí)施例五
[0085]圖14所示為本發(fā)明優(yōu)選實(shí)施例五提供的顯示裝置結(jié)構(gòu)示意圖，顯示裝置I包括顯示面板2，其中顯示面板的結(jié)構(gòu)如實(shí)施例四中所述的顯示面板結(jié)構(gòu)相同。
[0086]需要特別說明的是，本發(fā)明實(shí)施例中的所說的“耦接”指的是兩個(gè)元器件之間的電性連接，包括直接電性連接和間接的電性連接。
[0087]顯然，上述實(shí)施例僅用于詳細(xì)表述本發(fā)明，并不構(gòu)成對(duì)本發(fā)明保護(hù)范圍的限制。在本發(fā)明的構(gòu)思下，本領(lǐng)域的普通技術(shù)人員任何沒有創(chuàng)造性勞動(dòng)而進(jìn)行的各種改動(dòng)和變型，均屬于本發(fā)明權(quán)利要求的保護(hù)范圍。
【權(quán)利要求】
1.一種反相器，其特征在于，包括:第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第一電容和第二電容； 所述第一晶體管的柵極耦接用于接收起始信號(hào)的起始信號(hào)輸入端，第一端耦接用于接收第一電平信號(hào)的第一電平信號(hào)輸入端，第二端耦接第二節(jié)點(diǎn)； 所述第二晶體管的第一端通過所述第一電容與用于接收第一時(shí)鐘信號(hào)的第一時(shí)鐘信號(hào)輸入端耦接，所述第二晶體管的柵極與第一端耦接，第二端耦接于第二節(jié)點(diǎn)； 所述第三晶體管的柵極耦接用于接收第二時(shí)鐘信號(hào)的第二時(shí)鐘信號(hào)輸入端，第二端耦接所述第二晶體管的第一端，第一端耦接用于接收第二電平信號(hào)的第二電平信號(hào)輸入端；所述第四晶體管的柵極耦接于第二節(jié)點(diǎn)，第一端耦接于所述第一電平信號(hào)輸入端，第二端耦接于所述第一節(jié)點(diǎn)； 所述第五晶體管的柵極耦接于所述起始信號(hào)輸入端，第一端耦接于所述第二電平信號(hào)輸入端，第二端親接于第一節(jié)點(diǎn)； 所述第六晶體管的柵極耦接所述第一節(jié)點(diǎn)，第一端耦接所述第一電平信號(hào)輸入端，第二端耦接反相器的輸出端； 所述第七晶體管的柵極耦接于第二節(jié)點(diǎn)，第一端耦接所述第二電平信號(hào)輸入端，第二端耦接反相器的輸出端； 所述第二電容耦接于所述第二節(jié)點(diǎn)和輸出端之間。
2.根據(jù)權(quán)利要求1所述的反相器，其特征在于，所述反相器的工作狀態(tài)包括第一階段、第二階段、第三階段、第四階段，其中: 所述第一階段中，所述起始信號(hào)控制所述第一晶體管和所述第五晶體管關(guān)閉，所述第二時(shí)鐘信號(hào)控制所述第三晶體管開啟，所述第二電平信號(hào)經(jīng)所述第三晶體管傳輸至所述第二晶體管的柵極并控制第二晶體管開啟，再經(jīng)所述第二晶體管傳輸至第二節(jié)點(diǎn)，然后分別控制第四晶體管和第七晶體管開啟，所述第四晶體管傳輸?shù)谝浑娖叫盘?hào)至第一節(jié)點(diǎn)，控制第六晶體管關(guān)閉，所述第七晶體管傳輸?shù)诙娖叫盘?hào)至所述輸出端，作為該階段的輸出信號(hào); 所述第二階段中，所述第二時(shí)鐘信號(hào)控制所述第三晶體管關(guān)閉，所述起始信號(hào)控制所述第一晶體管和所述第五晶體管開啟，所述第一電平信號(hào)通過所述第一晶體管傳輸至第二節(jié)點(diǎn)，控制第七晶體管關(guān)閉，所述第二電平信號(hào)通過所述第五晶體管傳輸至第一節(jié)點(diǎn)，控制所述第六晶體管開啟，所述第六晶體管傳輸?shù)谝浑娖叫盘?hào)至所述輸出端，作為該階段的輸出信號(hào)； 所述第三階段中，所述起始信號(hào)控制所述第一晶體管和所述第五晶體管關(guān)閉，所述第二時(shí)鐘信號(hào)控制所述第三晶體管開啟，所述第二電平信號(hào)經(jīng)所述第三晶體管傳輸至所述第二晶體管的柵極并控制第二晶體管開啟，再經(jīng)所述第二晶體管傳輸至第二節(jié)點(diǎn)，然后分別控制第四晶體管和第七晶體管開啟，所述第四晶體管傳輸?shù)谝浑娖叫盘?hào)至第一節(jié)點(diǎn)，控制第六晶體管關(guān)閉，所述第七晶體管傳輸?shù)诙娖叫盘?hào)至所述輸出端，作為該階段的輸出信號(hào); 所述第四階段中，所述起始信號(hào)控制所述第一晶體管和所述第五晶體管關(guān)閉，所述第二時(shí)鐘信號(hào)控制所述第三晶體管關(guān)閉，所述第一時(shí)鐘信號(hào)通過所述第一電容控制所述第二晶體管的柵極的電位以使所述第二晶體管開啟，所述第二晶體管的柵極的電位通過所述第二晶體管傳輸至第二節(jié)點(diǎn)，然后分別控制第四晶體管和第七晶體管開啟，所述第四晶體管傳輸?shù)谝浑娖叫盘?hào)至第一節(jié)點(diǎn)，控制第六晶體管關(guān)閉，所述第七晶體管傳輸?shù)诙娖叫盘?hào)至所述輸出端，作為該階段的輸出信號(hào)。
3.根據(jù)權(quán)利要求1或2所述的反相器，其特征在于，第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管均為PMOS管，所述第一電平信號(hào)為恒定的高電平，所述的第二電平信號(hào)為恒定的低電平；或者， 第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管均為NMOS管，所述第一電平信號(hào)為恒定的低電平，所述的第二電平信號(hào)為恒定的高電平。
4.根據(jù)權(quán)利要求1或2所述的反相器，其特征在于，所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)互為反相的脈沖信號(hào)。
5.—種反相器，其特征在于，包括:第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第一電容和第二電容； 所述第一晶體管的柵極耦接耦接用于接收起始信號(hào)的起始信號(hào)輸入端，第一端耦接用于接收第一電平信號(hào)的第一電平信號(hào)輸入端，第二端耦接第二節(jié)點(diǎn)； 所述第二晶體管的第一端通過所述第一電容與用于接收第一時(shí)鐘信號(hào)的第一時(shí)鐘信號(hào)輸入端耦接，所述第二晶體管的柵極與第一端耦接，第二端耦接于第二節(jié)點(diǎn)； 所述第三晶體管的柵極耦接第二節(jié)點(diǎn)，第二端耦接所述第二晶體管的第一端，第一端耦接用于接收第二電平信號(hào)的第二電平信號(hào)輸入端； 所述第四晶體管的柵極耦接于第二節(jié)點(diǎn)，第一端耦接于所述第一電平信號(hào)輸入端，第二端耦接于所述第一節(jié)點(diǎn)； 所述第五晶體管的柵極耦接于所述起始信號(hào)輸入端，第一端耦接于所述第二電平信號(hào)輸入端，第二端親接于第一節(jié)點(diǎn)； 所述第六晶體管的柵極耦接所述第一節(jié)點(diǎn)，第一端耦接所述第一電平信號(hào)輸入端，第二端耦接反相器的輸出端； 所述第七晶體管的柵極耦接于第二節(jié)點(diǎn)，第一端耦接所述第二電平信號(hào)輸入端，第二端耦接反相器的輸出端； 所述第二電容耦接于所述第二節(jié)點(diǎn)和輸出端之間。
6.根據(jù)權(quán)利要求5所述的反相器，其特征在于，所述反相器的工作狀態(tài)包括第一階段、第二階段、第三階段、第四階段，其中: 所述第一階段中，所述起始信號(hào)控制所述第一晶體管和所述第五晶體管關(guān)閉，所述第一時(shí)鐘信號(hào)通過所述第一電容控制所述第二晶體管的柵極的電位以使所述第二晶體管開啟，所述第二晶體管的柵極的電位通過所述第二晶體管傳輸至第二節(jié)點(diǎn)，然后分別控制第四晶體管和第七晶體管開啟，所述第四晶體管傳輸?shù)谝浑娖叫盘?hào)至第一節(jié)點(diǎn)，控制第六晶體管關(guān)閉，所述第七晶體管傳輸?shù)诙娖叫盘?hào)至所述輸出端，作為該階段的輸出信號(hào)； 所述第二階段中，由于第二電容的保持作用，使得所述第二節(jié)點(diǎn)和輸出端的信號(hào)保持不變； 所述第三階段中，所述起始信號(hào)控制所述第一晶體管和所述第五晶體管開啟，所述第一電平信號(hào)經(jīng)所述第一晶體管傳輸至第二節(jié)點(diǎn)，控制所述第三晶體管和第七晶體管關(guān)閉，所述第二電平信號(hào)經(jīng)所述第五晶體管傳輸至第一節(jié)點(diǎn)，控制所述第六晶體管開啟，所述第六晶體管傳輸所述第一電平信號(hào)至輸出端，作為該階段的輸出信號(hào)； 所述第四階段中，所述起始信號(hào)控制所述第一晶體管和所述第五晶體管關(guān)閉，所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)的信號(hào)保持不變，輸出端的輸出信號(hào)保持不變。
7.根據(jù)權(quán)利要求5所述的反相器，其特征在于，所述反相器的工作狀態(tài)包括: 第一階段，所述第一時(shí)鐘信號(hào)通過所述第一電容控制所述第二晶體管的柵極的電位以使所述第二晶體管開啟，所述第二晶體管的柵極的電位通過所述第二晶體管傳輸至第二節(jié)點(diǎn)，然后分別控制第四晶體管和第七晶體管開啟，所述第四晶體管傳輸?shù)谝浑娖叫盘?hào)至第一節(jié)點(diǎn)，控制第六晶體管關(guān)閉，所述第七晶體管傳輸?shù)诙娖叫盘?hào)至所述輸出端，作為該階段的輸出信號(hào)； 第二階段，所述起始信號(hào)控制所述第一晶體管和所述第五晶體管開啟，所述第一電平信號(hào)經(jīng)所述第一晶體管傳輸至第二節(jié)點(diǎn)，控制所述第三晶體管和第七晶體管關(guān)閉，所述第二電平信號(hào)經(jīng)所述第五晶體管傳輸至第一節(jié)點(diǎn)，控制所述第六晶體管開啟，所述第六晶體管傳輸所述第一電平信號(hào)至輸出端，作為該階段的輸出信號(hào)； 第三階段，所述第一時(shí)鐘信號(hào)通過所述第一電容控制所述第二晶體管的柵極的電位以使所述第二晶體管開啟，所述第二晶體管的柵極的電位通過所述第二晶體管傳輸至第二節(jié)點(diǎn)，然后分別控制第四晶體管和第七晶體管開啟，所述第四晶體管傳輸?shù)谝浑娖叫盘?hào)至第一節(jié)點(diǎn)，控制第六晶體管關(guān)閉，所述第七晶體管傳輸?shù)诙娖叫盘?hào)至所述輸出端，作為該階段的輸出信號(hào)； 第四階段，由于第二電容的保持作用，使得所述第二節(jié)點(diǎn)和輸出端的信號(hào)保持不變。
8.根據(jù)權(quán)利要求5?7所述的反相器，其特征在于， 第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管均為PMOS管，所述第一電平信號(hào)為恒定的高電平，所述的第二電平信號(hào)為恒定的低電平；或者， 第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管均為NMOS管，所述第一電平信號(hào)為恒定的低電平，所述的第二電平信號(hào)為恒定的高電平。
9.根據(jù)權(quán)利要求5?7所述的反相器，其特征在于，所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)互為反相的脈沖信號(hào)。
10.一種驅(qū)動(dòng)電路，其特征在于，包括如權(quán)利要求1-9中任一項(xiàng)所述的反相器。
11.一種顯示面板，其特征在于，包括如權(quán)利要求10所述的驅(qū)動(dòng)電路。
12.—種顯示裝置，其特征在于，包括如權(quán)利要求11所述的顯示面板。
【文檔編號(hào)】G09G3/32GK104517571SQ201410784273
【公開日】2015年4月15日 申請(qǐng)日期:2014年12月16日 優(yōu)先權(quán)日:2014年12月16日
【發(fā)明者】王志良, 錢棟, 羅麗媛 申請(qǐng)人:上海天馬有機(jī)發(fā)光顯示技術(shù)有限公司, 天馬微電子股份有限公司