本發(fā)明涉及一種薄膜晶體管技術(shù)。更具體地說，本發(fā)明涉及一種雙向移位寄存器電路的改良，其目的是對(duì)晶體管組件作臨界電壓補(bǔ)償機(jī)制，進(jìn)而改善晶體管組件臨界電壓位移(Vth Shift)的不穩(wěn)定現(xiàn)象。

背景技術(shù)：

一般使用非晶硅薄膜晶體管為組成組件的掃描位移電路，其中有部分非晶硅薄膜晶體管組件會(huì)有臨界電壓位移(Vth Shift)的不穩(wěn)定現(xiàn)象，隨著使用時(shí)間的增加，臨界電壓位移的程度會(huì)嚴(yán)重影響掃描位移電路的正常運(yùn)作，甚至最后掃描位移電路會(huì)因此而失效。

現(xiàn)今以非晶硅薄膜晶體管來實(shí)現(xiàn)的移位寄存器電路，都會(huì)面臨晶體管的臨界電壓隨著使用時(shí)間的增加，而產(chǎn)生臨界電壓偏移的現(xiàn)象。而隨著偏移的嚴(yán)重程度增加，也同時(shí)影響電路的正常運(yùn)作，甚至于失效。

技術(shù)實(shí)現(xiàn)要素：

為了解決現(xiàn)有技術(shù)中存在的缺失，本案發(fā)明人提出一種移位寄存器及顯示裝置來有效改善上述缺失。本發(fā)明解決了現(xiàn)有技術(shù)中移位寄存器電路會(huì)面臨晶體管的臨界電壓隨著使用時(shí)間的增加，產(chǎn)生臨界電壓偏移的現(xiàn)象，進(jìn)而影響電路正常運(yùn)作的問題，同時(shí)本發(fā)明也易于實(shí)現(xiàn)，因此，本發(fā)明具有產(chǎn)業(yè)可利用性。

依據(jù)上述構(gòu)想，本發(fā)明的一實(shí)施例提出一種移位寄存器其包含：主要電路以及次要電路。其中所述主要電路具有輸出端、第一輸入端及第二輸入端，并與第一共同點(diǎn)電連接。所述次要電路與所述第一共同點(diǎn)電連接，并包含：反向電路以及下拉電路，所述下拉電路與所述反向電路電連接。其中所述下拉電路包含：第一晶體管、第二晶體管、第三晶體管及第四晶體管。所述第一晶體管，具有第一頂柵極、第一底柵極、第一晶體管的第一極及第一晶體管的第二極；所述第二晶體管，具有第二頂柵極、第 二底柵極、第二晶體管的第一極及第二晶體管的第二極；所述第三晶體管，具有第三頂柵極、第三底柵極、第三晶體管的第一極及第三晶體管的第二極；以及所述第四晶體管，具有第四頂柵極、第四底柵極、第四晶體管的第一極及第四晶體管的第二極。

本發(fā)明的另一實(shí)施例是提供一種顯示裝置其包含：顯示面板以及移位寄存裝置。其中所述移位寄存裝置，用以驅(qū)動(dòng)所述顯示面板，所述移位寄存裝置包含至少一移位寄存器，所述移位寄存器包含：主要電路以及次要電路。所述次要電路，與所述第一共同點(diǎn)電連接，并包含：反向電路以及下拉電路，所述下拉電路與所述反向電路電連接。其中所述下拉電路包含：第一晶體管、第二晶體管、第三晶體管以及第四晶體管。所述第一晶體管，具有第一頂柵極、第一底柵極、第一晶體管的第一極及第一晶體管的第二極；所述第二晶體管，具有第二頂柵極、第二底柵極、第二晶體管的第一極及第二晶體管的第二極；所述第三晶體管，具有第三頂柵極、第三底柵極、第三晶體管的第一極及第三晶體管的第二極以及所述第四晶體管，具有第四頂柵極、第四底柵極、第四晶體管的第一極及第四晶體管的第二極。

基于上述本發(fā)明具體實(shí)施例提供的技術(shù)方案可知，本發(fā)明的移位寄存器及顯示裝置至少具有以下有益效果：可以抑制臨界電壓值的偏移，具有使用壽命長(zhǎng)、穩(wěn)定性好、滿足高精細(xì)度面板的要求等優(yōu)點(diǎn)。

本發(fā)明通過下列實(shí)施例及圖示說明，得到本領(lǐng)域技術(shù)人員更深入的了解上述的目的與優(yōu)點(diǎn)。

附圖說明

從以下關(guān)于優(yōu)選實(shí)施例的描述中可以更詳細(xì)地了解本發(fā)明，這些優(yōu)選實(shí)施例是作為實(shí)例給出的，并且是結(jié)合附圖而被理解的，其中：

圖1為顯示本發(fā)明的第一例示性實(shí)施例的晶體管的示意圖；

圖2為顯示本發(fā)明的第二例示性實(shí)施例的移位寄存器的示意圖；

圖3為顯示本發(fā)明的第三例示性實(shí)施例的顯示裝置的示意圖；

圖4(a)為顯示本發(fā)明的第四例示性實(shí)施例的移位寄存器組的示意圖；

圖4(b)為顯示本發(fā)明的第四例示性實(shí)施例的所述第一移位寄存器的示意圖；

圖4(c)為顯示本發(fā)明的第四例示性實(shí)施例的所述第二移位寄存器的示意圖；

圖4(d)為顯示本發(fā)明的第四例示性實(shí)施例的所述第三移位寄存器的示意圖；以及

圖4(e)為顯示本發(fā)明的第四例示性實(shí)施例的驅(qū)動(dòng)波形圖。

具體實(shí)施方式

本案所提出的發(fā)明將可由以下的實(shí)施例說明而得到充分了解，使得本領(lǐng)域技術(shù)人員可以據(jù)以完成。然而，本領(lǐng)域普通技術(shù)人員將會(huì)認(rèn)識(shí)到，可以在沒有一個(gè)或者多個(gè)特定細(xì)節(jié)的情況下實(shí)踐本發(fā)明。在下文所述的特定實(shí)施例代表本發(fā)明的示例性實(shí)施例，并且本質(zhì)上僅為示例說明而非限制。本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。

請(qǐng)參照?qǐng)D1，圖1為顯示本發(fā)明之第一例示性實(shí)施例的晶體管2a。所述晶體管2a具有底柵極G_B、頂柵極G_T、第一極D以及第二極S。所述底柵極G_B具有底柵極電壓V_GB、所述頂柵極G_T具有頂柵極電壓V_GT、所述第二極S具有第二極電壓V_S、所述底柵極G_B與所述第二極S間具有第一電壓V₁、以及所述頂柵極G_T與所述第二極S間具有第二電壓V₂。按圖1中的形態(tài)規(guī)定場(chǎng)效應(yīng)管的上側(cè)端為所述第一極D，中間左端為所述底柵極G_B，中間右端為所述頂柵極G_T以及下側(cè)端為所述第二極S。所述頂柵極G_T為本案新增的技術(shù)特征，以作為逆接偏壓(Back Bias)使用。

在圖1中，由于所述頂柵極G_T為相對(duì)所述底柵極G_B設(shè)置，因此所述頂柵極G_T可通過逆接偏壓的作用，對(duì)所述晶體管2a作臨界電壓補(bǔ)償機(jī)制。于液晶顯示器中，一般柵極驅(qū)動(dòng)器(Gate Driver)的驅(qū)動(dòng)電壓，在所述底柵極電壓V_GB為15V，在所述第二極電壓V_S為-10V。于第一例示性實(shí)施例中，所述第二極電壓V_S為電連接至第一低電平V_GL，所述頂柵極電壓V_GT為電連接至第二低電平V_GL2，其中所述第二低電平V_GL2＞所述第一低電平V_GL。

如圖1所示，為了改善所述晶體管2a因?yàn)樗龅谝浑妷篤₁長(zhǎng)時(shí)間處于大于0的情況而產(chǎn)生的臨界電壓位移(Vth Shift)的不穩(wěn)定現(xiàn)象，本發(fā)明的第一例示性實(shí)施例使用所述頂柵極G_T產(chǎn)生逆接偏壓的作用。以所述底柵極電壓V_GB為15V及所述第二極電壓V_S為-10V為例，可計(jì)算出所述第一電壓V₁為25V，即大于0，表示所述晶體管2a會(huì)產(chǎn)生臨界電壓值變異。改善的方法是使所述第二電壓V₂＞0，即可將所述頂柵極電壓V_GT偏壓在一大于所述第二極電壓V_S的條件，以所述頂柵極電壓V_GT為-8V為例，當(dāng)所述頂柵極電壓V_GT＝-8V時(shí)，所述第二電壓V₂＝(-8)-(-10)＝2V，產(chǎn)生出的正電壓可抑制臨界電壓值的偏移。

請(qǐng)參照?qǐng)D2，圖2為顯示本發(fā)明的第二例示性實(shí)施例的移位寄存器3a。所述移位寄存器3a包含主要電路M1以及次要電路M2。所述主要電路M1具有輸出端Out(n)、第一輸入端In(n-2)及第二輸入端In(n+2)，并與第一共同點(diǎn)P1電連接。所述次要電路M2包含反向電路M22以及下拉電路M21，所述下拉電路M21與所述反向電路M22電連接。所述下拉電路M21包含第一晶體管301、第二晶體管302、第三晶體管303及第四晶體管304。所述第一晶體管301具有第一頂柵極301_1、第一底柵極301_2、第一晶體管的第一極301_3及第一晶體管的第二極301_4；所述第二晶體管302具有第二頂柵極302_1、第二底柵極302_2、第二晶體管的第一極302_3及第二晶體管的第二極302_4；所述第三晶體管303具有第三頂柵極303_1、第三底柵極303_2、第三晶體管的第一極303_3及第三晶體管的第二極303_4；以及所述第四晶體管304具有第四頂柵極304_1、第四底柵極304_2、第四晶體管的第一極304_3及第四晶體管的第二極304_4。

如圖2所示，所述次要電路M2經(jīng)由所述第一共同點(diǎn)P1與所述主要電路M1電連接，所述第一底柵極301_2經(jīng)由第二共同點(diǎn)P2與所述第二底柵極302_2電連接；所述第三底柵極303_2經(jīng)由第三共同點(diǎn)P3與所述第四底柵極304_2電連接；所述第一晶體管的第一極301_3與所述第四晶體管的第二極304_4皆電連接至所述輸出端Out(n)；所述第二晶體管的第二極302_4與所述第三晶體管的第一極303_3皆電連接至所述第一共同點(diǎn)P1；所述第一晶體管的第二極301_4、所述第二晶體管的第一極302_3、所述第三晶體管的第二極303_4及所述第四晶體管的第一極304_3皆電連接至第一低電平V_GL；以及所述第一頂柵極301_1、所述第二頂柵極302_1、所述第三頂柵極303_1及所述第四頂柵極304_1皆電連接至第二低電平V_GL2。

所述第二低電平V_GL2＞所述第一低電平V_GL，如此才能對(duì)所述第一晶體管301、所述第二晶體管302、所述第三晶體管303及所述第四晶體管304進(jìn)行臨界電壓調(diào)整。于本發(fā)明的第二例示性實(shí)施例中，所述移位寄存器3a包含n級(jí)驅(qū)動(dòng)模塊，而所述第一輸入端In(n-2)的輸入信號(hào)為所述輸出端Out(n)的輸出信號(hào)的前面一級(jí)或前面二級(jí)信號(hào)；所述第二輸入端In(n+2)的輸入信號(hào)為所述輸出端Out(n)的輸出信號(hào)的后面一級(jí)或后面二級(jí)信號(hào)。

重新回到圖2，所述主要電路M1還包含上拉電路M11、第六晶體管306以及第七晶體管307。所述上拉電路M11包含第五晶體管305及電容C。所述第五晶體管 305具有第五底柵極305_2、第五晶體管的第一極305_3及第五晶體管的第二極305_4，所述第五底柵極305_2與所述第一共同點(diǎn)P1電連接，所述第五晶體管的第一極305_3接收時(shí)鐘信號(hào)Clock，且所述第五晶體管的第二極305_4與所述輸出端Out(n)電連接。

所述電容C的第一連接端C_1與所述輸出端Out(n)電連接，且所述電容C的第二連接端C_2與所述第一共同點(diǎn)P1電連接。所述第六晶體管306具有第六底柵極306_2、第六晶體管的第一極306_3及第六晶體管的第二極306_4，其中所述第六底柵極306_2與所述第一輸入端In(n-2)電連接，所述第六晶體管的第一極306_3接收一順向偏壓FW，且所述第六晶體管的第二極306_4與所述第一共同點(diǎn)P1電連接。

所述第七晶體管307具有第七底柵極307_2、第七晶體管的第一極307_3及第七晶體管的第二極307_4，其中所述第七底柵極307_2與所述第二輸入端In(n+2)電連接，所述第七晶體管的第一極307_3與所述第一共同點(diǎn)P1電連接，且所述第七晶體管的第二極307_4接收逆向偏壓BW。

請(qǐng)?jiān)賲㈤唸D2，所述反向電路M22還包含第八晶體管308、第九晶體管309、第十晶體管310、第十一晶體管311、第十二晶體管312及第十三晶體管313。所述第八晶體管308具有第八底柵極308_2、第八晶體管的第一極308_3及第八晶體管的第二極308_4，其中所述第八底柵極308_2與所述第八晶體管的第一極308_3皆與第三輸入端In_3電連接，且所述第八晶體管的第二極308_4與所述第二共同點(diǎn)P2電連接。所述第九晶體管309具有第九底柵極309_2、第九晶體管的第一極309_3及第九晶體管的第二極309_4，其中所述第九底柵極309_2與所述第一共同點(diǎn)P1電連接，所述第九晶體管的第一極309_3與所述第二共同點(diǎn)P2電連接，且所述第九晶體管的第二極309_4與所述第一低電平V_GL電連接。所述第十晶體管310具有第十底柵極310_2、第十晶體管的第一極310_3及第十晶體管的第二極310_4，其中所述第十底柵極310_2與第四輸入端In_4電連接，所述第十晶體管的第一極310_3與所述第二共同點(diǎn)P2電連接，且所述第十晶體管的第二極310_4與所述第一低電平V_GL電連接。

所述第十一晶體管311具有第十一底柵極311_2、第十一晶體管的第一極311_3及第十一晶體管的第二極311_4，其中所述第十一底柵極311_2與所述第三輸入端In_3電連接，所述第十一晶體管的第一極311_3與所述第一低電平V_GL電連接，且所述第十一晶體管的第二極311_4與所述第三共同點(diǎn)P3電連接。所述第十二晶體管312 具有第十二底柵極312_2、第十二晶體管的第一極312_3及第十二晶體管的第二極312_4，其中所述第十二底柵極312_2與所述第一共同點(diǎn)P1電連接，所述第十二晶體管的第一極312_3與所述第一低電平V_GL電連接，且所述第十二晶體管的第二極312_4與所述第三共同點(diǎn)P3電連接。所述第十三晶體管313具有第十三底柵極313_2、第十三晶體管的第一極313_3及第十三晶體管的第二極313_4，其中所述第十三底柵極313_2與所述第十三晶體管的第二極313_4皆與所述第四輸入端In_4電連接，且所述第十三晶體管的第一極313_3與所述第三共同點(diǎn)P3電連接。

圖2所示的所述第三輸入端In_3及所述第四輸入端In_4分別接收第一輸入信號(hào)S1及第二輸入信號(hào)S2，其中所述第一輸入信號(hào)S1與所述第二輸入信號(hào)S2具有180度相位差。由于所述第一輸入信號(hào)S1與所述第二輸入信號(hào)S2具有180度的相位差，也就是說當(dāng)所述第一輸入信號(hào)S1為高電平信號(hào)時(shí)，所述第二輸入信號(hào)S2為低電平信號(hào)；當(dāng)所述第二輸入信號(hào)S2為高電平信號(hào)時(shí)，所述第一輸入信號(hào)S1為低電平信號(hào)，且當(dāng)經(jīng)過一定周期的后兩者信號(hào)特性互換。

例如當(dāng)一個(gè)周期為1秒，于第一個(gè)周期時(shí)，所述第一輸入信號(hào)S1為高電平信號(hào)，而所述第二輸入信號(hào)S2為低電平信號(hào)，假如設(shè)定1秒變換一次，則于第二個(gè)周期時(shí)所述第一輸入信號(hào)S1為低電平信號(hào)，而所述第二輸入信號(hào)S2為高電平信號(hào)。也因?yàn)榇颂匦?，造成?dāng)所述第一晶體管301及所述第二晶體管302工作時(shí)，即所述第一輸入信號(hào)S1為高電平信號(hào)且所述第二輸入信號(hào)S2為低電平信號(hào)，所述第三晶體管303及所述第四晶體管304為休息的狀態(tài)。相反地，當(dāng)所述第三晶體管303及所述第四晶體管304工作時(shí)，即所述第二輸入信號(hào)S2為高電平信號(hào)且所述第一輸入信號(hào)S1為低電平信號(hào)，所述第一晶體管301及所述第二晶體管302為休息的狀態(tài)。如此設(shè)計(jì)的一個(gè)優(yōu)點(diǎn)是可以延長(zhǎng)使用壽命。

請(qǐng)參照?qǐng)D3，圖3為顯示本發(fā)明的第三例示性實(shí)施例的顯示裝置4a的示意圖。所述顯示裝置4a包含顯示面板40以及移位寄存裝置41。所述移位寄存裝置41用以驅(qū)動(dòng)所述顯示面板40，且所述移位寄存裝置41包含至少一移位寄存器410。

如圖3的第三例示性實(shí)施例所示，所述顯示裝置4a為通過適用本發(fā)明而制造出來的。也就是說，本發(fā)明可以適用于將所述移位寄存器410整合入在各種液晶顯示裝置的中。根據(jù)上述第一及第二例示性實(shí)施例所實(shí)施制造出來的所述顯示裝置4a具有較長(zhǎng)的使用壽命，并且所述移位寄存器410具有較佳的信賴性及穩(wěn)定性。

請(qǐng)參照?qǐng)D4(a)，圖4(a)為顯示本發(fā)明的第四例示性實(shí)施例的移位寄存器組5a的示意圖。所述移位寄存器組5a包含第一移位寄存器51、第二移位寄存器52、第三移位寄存器53及第四移位寄存器54。所述第一移位寄存器51接收第一起始信號(hào)STV1、第一時(shí)鐘信號(hào)CLK1、第三輸出端Out(3)的輸出信號(hào)、所述第一低電平V_GL、所述第二低電平V_GL2、所述第三輸入端In_3所接收的所述第一輸入信號(hào)S1以及所述第四輸入端In_4所接收的所述第二輸入信號(hào)S2，并依據(jù)所述第一起始信號(hào)STV1、所述第一時(shí)鐘信號(hào)CLK1、所述第三輸出端Out(3)的輸出信號(hào)、所述第一低電平V_GL、所述第二低電平V_GL2、所述第一輸入信號(hào)S1以及所述第二輸入信號(hào)S2產(chǎn)生第一輸出端Out(1)的輸出信號(hào)。

如圖4(a)所示，所述第二移位寄存器52接收第二起始信號(hào)STV2、第二時(shí)鐘信號(hào)CLK2、所述第一輸入信號(hào)S1、所述第二輸入信號(hào)S2、所述第一低電平V_GL、所述第二低電平V_GL2以及第四輸出端Out(4)的輸出信號(hào)，并依據(jù)所述第二起始信號(hào)STV2、所述第二時(shí)鐘信號(hào)CLK2、所述第四輸出端Out(4)的輸出信號(hào)、所述第一低電平V_GL、所述第二低電平V_GL2、所述第一輸入信號(hào)S1以及所述第二輸入信號(hào)S2產(chǎn)生一第二輸出端Out(2)的輸出信號(hào)。所述第三移位寄存器53接收所述第一輸出端Out(1)的輸出信號(hào)、第三時(shí)鐘信號(hào)CLK3、所述第一輸入信號(hào)S1、所述第二輸入信號(hào)S2、所述第一低電平V_GL、所述第二低電平V_GL2以及其后面兩級(jí)的輸出信號(hào)(未顯示)，并依據(jù)所述第一輸出端Out(1)的輸出信號(hào)、所述第三時(shí)鐘信號(hào)CLK3、所述第一低電平V_GL、所述第二低電平V_GL2、所述第一輸入信號(hào)S1、所述第二輸入信號(hào)S2以及其后面兩級(jí)的輸出信號(hào)(未顯示)產(chǎn)生第三輸出端Out(3)的輸出信號(hào)。所述第四移位寄存器54接收所述第二輸出端Out(2)的輸出信號(hào)、第四時(shí)鐘信號(hào)CLK4、所述第一低電平V_GL、所述第二低電平V_GL2、所述第一輸入信號(hào)S1、所述第二輸入信號(hào)S2以及其后面兩級(jí)的輸出信號(hào)(未顯示)，并依據(jù)所述第二輸出端Out(2)的輸出信號(hào)、所述第四時(shí)鐘信號(hào)CLK4、所述第一低電平V_GL、所述第二低電平V_GL2、所述第一輸入信號(hào)S1、所述第二輸入信號(hào)S2以及其后面兩級(jí)的輸出信號(hào)(未顯示)產(chǎn)生第四輸出端Out(4)的輸出信號(hào)。

請(qǐng)參照?qǐng)D4(b)，圖4(b)為顯示本發(fā)明的第四例示性實(shí)施例的所述第一移位寄存器51。所述第一移位寄存器51包含第一主要電路Module_A1以及第一次要電路Module_B1。所述第一主要電路Module_A1包含第五晶體管505、第六晶體管506、 第七晶體管507、所述第一輸出端Out(1)以及所述電容C。其中所述第六晶體管506具有第一臨界電壓V_{th_1}以及所述電容C具有耦合電壓V_couple。所述第一主要電路Module_A1經(jīng)由第一移位寄存器的第一節(jié)點(diǎn)Node_A1與所述第一次要電路Module_B1電連接。

重新回到圖4(b)，所述第一次要電路Module_B1包含第一晶體管501、第二晶體管502、第三晶體管503、第四晶體管504、第八晶體管508、第九晶體管509、第十晶體管510、第十一晶體管511、第十二晶體管512以及第十三晶體管513。其中所述第八晶體管508具有第二臨界電壓V_{th_2}。所述第一主要電路Module_A1接收所述第一起始信號(hào)STV1、所述第三輸出端Out(3)的輸出信號(hào)以及所述第一時(shí)鐘信號(hào)CLK1。其中所述第一次要電路Module_B1具有第一移位寄存器的第二節(jié)點(diǎn)Node_B1以及第一移位寄存器的第三節(jié)點(diǎn)Node_C1并經(jīng)由所述第三輸入端In_3接收所述第一輸入信號(hào)S1以及經(jīng)由所述第四輸入端In_4接收所述第二輸入信號(hào)S2。

請(qǐng)參照?qǐng)D4(c)，圖4(c)為顯示本發(fā)明的第四例示性實(shí)施例的所述第二移位寄存器52。所述第二移位寄存器52包含第二主要電路Module_A2以及第二次要電路Module_B2。所述第二主要電路Module_A2經(jīng)由第二移位寄存器的第一節(jié)點(diǎn)Node_A2與所述第二次要電路Module_B2電連接，并具有所述第二輸出端Out(2)。所述第二主要電路Module_A2接收所述第二起始信號(hào)STV2、所述第四輸出端Out(4)的輸出信號(hào)以及所述第二時(shí)鐘信號(hào)CLK2。其中所述第二次要電路Module_B2具有第二移位寄存器的第二節(jié)點(diǎn)Node_B2。

請(qǐng)參照?qǐng)D4(d)，圖4(d)為顯示本發(fā)明的第四例示性實(shí)施例的所述第三移位寄存器53。所述第三移位寄存器53包含第三主要電路Module_A3以及第三次要電路Module_B3。所述第三主要電路Module_A3經(jīng)由第三移位寄存器的第一節(jié)點(diǎn)Node_A3與所述第三次要電路Module_B3電連接，并具有所述第三輸出端Out(3)。所述第三主要電路Module_A3接收所述第一輸出端Out(1)的輸出信號(hào)、第五輸出端Out(5)的輸出信號(hào)以及所述第三時(shí)鐘信號(hào)CLK3。其中所述第三次要電路Module_B3具有第三移位寄存器的第二節(jié)點(diǎn)Node_B3。

請(qǐng)一并參照?qǐng)D4(b)及圖4(e)，圖4(e)為顯示本發(fā)明的第四例示性實(shí)施例的驅(qū)動(dòng)波形圖55。如圖4(e)所示，其為所述移位寄存器組5a操作于所述第三輸入端In_3偏壓于高電平V_GH以及所述第四輸入端In_4偏壓于所述第一低電平V_GL時(shí)所呈現(xiàn)的波形 圖。亦即所述第一輸入信號(hào)S1為所述高電平V_GH信號(hào)，所述第二輸入信號(hào)S2為所述第一低電平V_GL信號(hào)。

請(qǐng)?jiān)賲㈤唸D4(b)及圖4(e)，于第一頻率周期時(shí)間T1～第二頻率周期時(shí)間T2時(shí)，所述第一起始信號(hào)STV1輸入至所述第一移位寄存器51的第六晶體管506的柵極以開啟所述第六晶體管506，由于所述順向偏壓FW的電位為所述高電平V_GH，而所述第六晶體管506具有所述第一臨界電壓V_{th_1}，因此所述第一移位寄存器的第一節(jié)點(diǎn)Node_A1的電位為V_GH－V_{th_1}。由于所述第一移位寄存器的第一節(jié)點(diǎn)Node_A1處于高電位，因此所述第五晶體管505被導(dǎo)通，當(dāng)于第三頻率周期時(shí)間T3～第四頻率周期時(shí)間T4時(shí)，所述第一時(shí)鐘信號(hào)CLK1(處于高電位)輸入至所述第五晶體管505，所述第五晶體管505將所述第一時(shí)鐘信號(hào)CLK1的高電位與所述電容C的一端連接，因而對(duì)所述第一移位寄存器的第一節(jié)點(diǎn)Node_A1再產(chǎn)生耦合電壓V_couple。因此于接近所述第三頻率周期時(shí)間T3～所述第四頻率周期時(shí)間T4的區(qū)間內(nèi)，所述第一移位寄存器的第一節(jié)點(diǎn)Node_A1的電位變化為V_GH－V_{th_1}+V_couple。

所述第一移位寄存器51的所述第一主要電路Module_A1于所述第三頻率周期時(shí)間T3接收所述第一時(shí)鐘信號(hào)CLK1，并同時(shí)產(chǎn)生輸出信號(hào)至所述第一輸出端Out(1)；所述第二移位寄存器52的所述第二主要電路Module_A2于所述第四頻率周期時(shí)間T4接收所述第二時(shí)鐘信號(hào)CLK2，并同時(shí)產(chǎn)生輸出信號(hào)至所述第二輸出端Out(2)以及所述第三移位寄存器53的所述第三主要電路Module_A3于所述第五頻率周期時(shí)間T5接收所述第三時(shí)鐘信號(hào)CLK3，并同時(shí)產(chǎn)生輸出信號(hào)至所述第三輸出端Out(3)。

如圖4(b)及圖4(e)所示，于所述第一頻率周期時(shí)間T1～所述第四頻率周期時(shí)間T4時(shí)，當(dāng)所述第一移位寄存器的第一節(jié)點(diǎn)Node_A1的電位夠大時(shí)，所述第九晶體管509被開啟，則所述第一移位寄存器的第二節(jié)點(diǎn)Node_B1和所述第一低電平V_GL連接而成為低電位。當(dāng)于第五頻率周期時(shí)間T5時(shí)，所述第三輸出端Out(3)輸入高電位訊號(hào)至所述第七晶體管507的柵極，使所述第一移位寄存器的第一節(jié)點(diǎn)Node_A1導(dǎo)通至所述第一低電平V_GL(即所述逆向偏壓BW)，導(dǎo)致接收所述第一移位寄存器的第一節(jié)點(diǎn)Node_A1的所述第九晶體管509關(guān)閉，則所述第三輸入端In_3導(dǎo)通所述第八晶體管508，則所述第一移位寄存器的第二節(jié)點(diǎn)Node_B1和所述第三輸入端In_3的所述高電平V_GH電連接成為高電位。又所述第八晶體管508具有所述第二臨界電壓V_{th_2}，因此所述第一移位寄存器的第二節(jié)點(diǎn)Node_B1的電位為V_GH－V_{th_2}。

重新回到圖4(b)及圖4(e)，由于所述第三輸入端In_3偏壓于高電平V_GH且所述第四輸入端In_4偏壓于所述第一低電平V_GL，此時(shí)所述第八晶體管508導(dǎo)通高電位于所述第一移位寄存器的第二節(jié)點(diǎn)Node_B1使所述第一晶體管501及所述第二晶體管502開啟。同時(shí)所述第十一晶體管511導(dǎo)通所述第一低電平V_GL至所述第一移位寄存器的第三節(jié)點(diǎn)Node_C1使所述第三晶體管503以及所述第四晶體管504關(guān)閉。此時(shí)通過所述第一晶體管501、第二晶體管502、第八晶體管508、第九晶體管509以及第十晶體管510來對(duì)所述第一主要電路Module_A1放電及穩(wěn)定輸出電壓，并使所述第一移位寄存器的第一節(jié)點(diǎn)Node_A1保持在所述第一低電平V_GL，亦即維持準(zhǔn)位。

而經(jīng)過特定頻率周期時(shí)間后，則所述第三輸入端In_3與所述第四輸入端In_4的極性互換，亦即所述第三輸入端In_3偏壓于所述第一低電平V_GL且所述第四輸入端In_4偏壓于所述高電平V_GH，此時(shí)所述第八晶體管508關(guān)閉，所述第十晶體管510導(dǎo)通，使所述第一移位寄存器的第二節(jié)點(diǎn)Node_B1處于所述第一低電平V_GL。同時(shí)所述第十一晶體管511關(guān)閉以及所述第十三晶體管513導(dǎo)通所述高電平V_GH至所述第一移位寄存器的第三節(jié)點(diǎn)Node_C1使所述第三晶體管503及所述第四晶體管504開啟。此時(shí)通過所述第三晶體管503、第四晶體管504、第十一晶體管511、第十二晶體管512以及第十三晶體管513對(duì)所述第一主要電路Module_A1放電及穩(wěn)定輸出電壓，并使所述第一移位寄存器的第一節(jié)點(diǎn)Node_A1保持在所述第一低電平V_GL，亦即維持準(zhǔn)位。所述第二移位寄存器52及所述第三移位寄存器53的操作模式與所述第一移位寄存器51相同，因此可參照上述的說明，于此不再贅述。

值得一提的是，隨著智能手機(jī)與平板電腦等終端應(yīng)用的興起，250每英寸像素(ppi)以上的高精細(xì)度面板要求逐漸成為搭配趨勢(shì)，因此面板廠積極投入金屬氧化物半導(dǎo)體的研發(fā)工作，目前又以非結(jié)晶氧化銦鎵鋅(amorphous Indium Gallium Zinc Oxide；a-IGZO)技術(shù)較為成熟。在上述各實(shí)施例其中所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管、所述第五晶體管、所述第六晶體管、所述第七晶體管、所述第八晶體管、所述第九晶體管、所述第十晶體管、所述第十一晶體管、所述第十二晶體管及所述第十三晶體管皆可為氧化銦鎵鋅薄膜晶體管。