本發(fā)明涉及液晶顯示領域，特別是涉及一種GOA驅動電路及液晶顯示裝置。

背景技術：

Gate Driver On Array，簡稱GOA，也就是利用現(xiàn)有薄膜晶體管液晶顯示器陣列制程將柵極行掃描驅動信號電路制作在陣列基板上，實現(xiàn)對像素結構逐行掃描的驅動方式的一項技術。

隨著技術的發(fā)展，窄邊框是一種必然趨勢?，F(xiàn)有技術中，GOA驅動電路使用薄膜晶體管的數(shù)量較多，如何在不影響功能的情況下減薄膜晶體管的數(shù)量是一個技術難題。

因此，現(xiàn)有技術存在缺陷，急需改進。

技術實現(xiàn)要素：

本發(fā)明的目的在于提供一種改進的GOA驅動電路及液晶顯示裝置。

為解決上述問題，本發(fā)明提供的技術方案如下：

本發(fā)明提供一種GOA驅動電路，其特征在于，該GOA驅動電路包括多個級聯(lián)的GOA單元，按照第N級GOA單元輸出柵極驅動信號給顯示區(qū)域第N級水平掃描線Gn，該第N級GOA單元包括上拉模塊、上拉控制模塊、下拉維持模塊、下傳模塊以及自舉電容模塊；所述上拉模塊、下拉維持模塊以及自舉電容模塊均分別與第N級柵極信號點Qn以及第N級水平掃描線Gn電連接，所述上拉控制模塊以及下傳模塊與第N級柵極信號點Qn連接；

所述下拉維持模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、第五薄膜晶體管、第七薄膜晶體管、第八薄膜晶體管、第十薄膜晶體管、第十六薄膜晶體管以及第十七薄膜晶體管；所述第一薄膜晶體管的柵極與漏極以及第二薄膜晶體管的漏極連接并接入第N級低頻時鐘信號LCn，所述第一薄膜晶體管的源極、第二薄膜晶體管的柵極以及第四薄膜晶體管的漏極連接，所述第二薄膜晶體管的源極、第三薄膜晶體管的漏極、第五薄膜晶體管的柵極以及第七薄膜晶體管的柵極連接于第N級公共點Pn；所述第七薄膜晶體管的漏極以及第八薄膜晶體管的漏極與第N級柵極信號點Qn連接，所述第五薄膜晶體管的漏極以及所述第十薄膜晶體管的漏極與所述第N級水平掃描線連接；所述第三薄膜晶體管、第四薄膜晶體管、第五薄膜晶體管、第七薄膜晶體管、第八薄膜晶體管以及第十薄膜晶體管的源極與基準低電壓源連接以接入基準低電壓；

所述第十六薄膜晶體管的漏極與所述第N級公共節(jié)點Pn連接，所述第十六薄膜晶體管的柵極與基準低壓源連接以接入基準低電壓，所述第十六薄膜晶體管的柵極與第N+1級柵極信號點Qn+1連接；

所述第十七薄膜晶體管的漏極與第一薄膜晶體管的源極以及第二薄膜晶體管的柵極連接，所述第十七薄膜晶體管的柵極與基準低壓源連接以接入基準低電壓，所述第十七六薄膜晶體管的柵極與第N+1級柵極信號點Qn+1連接；

所述第八薄膜晶體管以及第十薄膜晶體管的柵極連接并與第N+1級公共節(jié)點Pn+1連接，所述第N級GOA單元接入的第N級低頻時鐘信號LCn與第N+1級GOA單元接入的第N+1級低頻時鐘信號LCn+1的頻率相同且相位相反。

優(yōu)選地，所述下拉維持模塊還包括第六薄膜晶體管以及第九薄膜晶體管，所述下傳模塊包括第十一薄膜晶體管，所述第六薄膜晶體管以及所述第九薄膜晶體管的漏極分別與所述第十一薄膜晶體管的源極連接，所述第六薄膜晶體管的柵極與所述第N級公共節(jié)點Pn連接，所述第九薄膜晶體管的柵極與第N+1級公共節(jié)點Pn+1連接，所述第十一薄膜晶體管的漏極接入第一高頻時鐘信號，所述第十一薄膜晶體管的柵極與第N級柵極信號點Qn連接。

優(yōu)選地，其特征在于，所述上拉控制模塊包括第十三薄膜晶體管、第十四薄膜晶體管以及第十五薄膜晶體管，所述第十三薄膜晶體管的柵極與所述第十四薄膜晶體管的柵極連接并接入第二高頻時鐘信號XCK，第十三薄膜晶體管的源極、第十四薄膜晶體管的漏極以及第十五薄膜晶體管的漏極連接，第十五薄膜晶體管的源極與所述第五薄膜晶體管的漏極以及第九薄膜晶體管的漏極連接；第十四薄膜晶體管的源極與第N級柵極信號點Qn連接。

優(yōu)選地，所述基準低電壓包括第一基準低電壓VSS1以及第二基準低電壓VSS2；

所述第三薄膜晶體管的源極以及第十六薄膜晶體管的源極接入所述第二基準低電壓VSS1，所述第七薄膜晶體管、第六薄膜晶體管、第五薄膜晶體管、第八薄膜晶體管、第九薄膜晶體管以及第十薄膜晶體管的源極接入所述第一基準低電壓，所述第二基準低電壓的電壓值小于所述第一基準低電壓的電壓值。

優(yōu)選地，所述上拉模塊包括第十二薄膜晶體管，所述第十二薄膜晶體管的漏極接入第一高電平信號，所述第十二薄膜晶體管的源極與所述第N級水平掃描線連接，所述第十二薄膜晶體管的柵極與所述第N級柵極信號點連接。

優(yōu)選地，所述第一高頻時鐘信號與所述第二高頻時鐘信號頻率相同且相位相反。

優(yōu)選地，所述第一高頻時鐘信號以及第二高頻時鐘信號分別通過第一公共金屬線以及第二公共金屬線接入。

優(yōu)選地，所述自舉電容模塊包括自舉電容，所述自舉電容的一端與所述第N級柵極信號點Qn連接，所述自舉電容的另一端與所述第N級水平掃描線Gn連接。

優(yōu)選地，所述第N級低頻時鐘信號Ln通過第三公共金屬線接入。

本發(fā)明還提供一種液晶顯示裝置，包括上述9任一項所述的GOA驅動電路。

本發(fā)明提供的GOA驅動電路通過第N級GOA單元的下拉維持模塊共享第N+1級GOA單元的下拉維持模塊的第N+1級公共節(jié)點Pn+1，從而使得每一下拉維持模塊僅需一組共四個薄膜晶體管就可以實現(xiàn)對于第五薄膜晶體管和第七薄膜晶體管與第八薄膜晶體管與第十薄膜晶體管之間的分時使用，以避免由于第五薄膜晶體管和第七薄膜晶體管與第八薄膜晶體管與第十薄膜晶體管一直使用導致薄膜晶體管失效，具有減少薄膜晶體管數(shù)量的有益效果。

附圖說明

圖1是本發(fā)明一優(yōu)選實施例中的GOA驅動電路的原理框圖。

圖2是本發(fā)明圖1所示實施例中的第N級GOA單元的電路原理圖。

具體實施方式

以下各實施例的說明是參考附加的圖式，用以例示本發(fā)明可用以實施的特定實施例。本發(fā)明所提到的方向用語，例如「上」、「下」、「前」、「后」、「左」、「右」、「內(nèi)」、「外」、「側面」等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本發(fā)明，而非用以限制本發(fā)明。

在圖中，結構相似的模塊是以相同標號表示。

請參照圖1，該GOA驅動電路，該GOA驅動電路包括多個級聯(lián)的GOA單元，按照第N級GOA單元輸出柵極驅動信號給顯示區(qū)域第N級水平掃描線Gn，該第N級GOA單元包括上拉控制模塊101、上拉模塊102、下拉維持模塊103、下傳模塊105以及自舉電容模塊104。上拉模塊102、下拉維持模塊103以及自舉電容模塊104均分別與第N級柵極信號點Qn以及第N級水平掃描線Gn電連接，所述上拉控制模塊101以及下傳模塊105與第N級柵極信號點Qn連接。該下拉維持模塊103還與該下傳模塊105連接。

具體地，同時參照圖2，該上拉模塊102包括第十二薄膜晶體管T12，該第十二薄膜晶體管T12的柵極與該第N級柵極信號點Qn連接，該第十二薄膜晶體管T12的源極與該第N級水平掃描線Gn連接。該上拉模塊102用于將第一高頻時鐘信號CK輸出為柵極掃描信號給該第N級水平掃描線Gn。

該下傳模塊104包括第十一薄膜晶體管T11，該第十一薄膜晶體管T11的柵極與該第N級柵極信號點Qn連接，該第十一薄膜晶體管T11的漏極接入第一高頻時鐘信號CK，該第十一薄膜晶體管T11的源極輸出第N級下傳信號STn。

該上拉控制模塊101包括第十三薄膜晶體管T13、第十四薄膜晶體管T14以及第十五薄膜晶體管T15。第十三薄膜晶體管T13的柵極與第十四薄膜晶體管T14的柵極連接并接入第二高頻時鐘信號XCK，該第二高頻時鐘信號XCK與該第一高頻時鐘信號CK頻率相同，相位相反。第十三薄膜晶體管T13的源極、第十四薄膜晶體管T14的漏極以及第十五薄膜晶體管T15的漏極連接，第十五薄膜晶體管T15的源極與下拉維持模塊103連接，該第十四薄膜晶體管的源極與第N級柵極信號點Qn連接。當該第N級GOA單元為第1級GOA單元時，該第十三薄膜晶體管T13的漏極接入開啟信號STV，當該第N級GOA單元為第1級GOA單元時，該第十三薄膜晶體管T13的漏極接入第N-1級GOA單元的下傳模塊104輸出的下傳信號。

該自舉電容模塊105包括自舉電容Cb，該自舉電容Cb的一端與該第N級柵極信號點連接，該自舉電容Cb的另一端與第N級水平掃描線Gn連接。

該下拉維持模塊103包括第一薄膜晶體管T1、第二薄膜晶體管T2、第三薄膜晶體管T3、第四薄膜晶體管T4、第五薄膜晶體管T5、第六薄膜晶體管T6、第七薄膜晶體管T7、第八薄膜晶體管T8、第九薄膜晶體管T9、第十薄膜晶體管T10、第十六薄膜晶體管T16以及第十七薄膜晶體管T17。

該第一薄膜晶體管T1的柵極與漏極以及第二薄膜晶體管T2的漏極連接并接入第N級低頻時鐘信號LCn。第一薄膜晶體管T1的源極、第二薄膜晶體管T2的柵極以及第四薄膜晶體管T4的漏極連接，所述第二薄膜晶體管T2的源極、第三薄膜晶體管T3的漏極、第五薄膜晶體管T5的柵極、第六薄膜晶體管T6的柵極以及第七薄膜晶體管T7的柵極連接于第N級公共點Pn。

第七薄膜晶體管T7的漏極以及第八薄膜晶體管T8的漏極與第N級柵極信號點Qn連接，均用于在該行掃描結束后，拉低該柵極信號點Qn的電壓。

第五薄膜晶體管T5的漏極以及第十薄膜晶體管T10的漏極與第N級水平掃描線Gn連接；均用于在該行掃描結束后，拉低該第N級水平掃描線的電壓。該第五薄膜晶體管T5的漏極以及第十薄膜晶體管T10的漏極該與該第十五薄膜晶體管T15的源極連接，以拉低該第十五薄膜晶體管T15源極的電壓。從而避免該上拉控制模塊101向第N級柵極信號Qn點漏電。

該第六薄膜晶體管T6以及該第九薄膜晶體管T9的漏極均與該第十一薄膜晶體管T11的源極連接，用于在掃描結束后拉低下傳模塊105的輸出電壓。

第三薄膜晶體管T3、第四薄膜晶體管T4、第五薄膜晶體管T5、第六薄膜晶體管T6、第七薄膜晶體管T7、第八薄膜晶體管T8第九薄膜晶體管T9以及第十薄膜晶體管T10的源極與基準低電壓源連接以接入基準低電壓。具體地，該基準低電壓包括第一基準低電壓VSS1以及第二基準低電壓VSS2。第三薄膜晶體管T3的源極以及第十六薄膜晶體管T16的源極接入第二基準低電壓VSS1。第七薄膜晶體管T7、第六薄膜晶體管T6、第五薄膜晶體管T5、第八薄膜晶體管T8、第九薄膜晶體管T9以及第十薄膜晶體管T10的源極接入所述第一基準低電壓VSS1，所述第二基準低電壓VSS2的電壓值小于所述第一基準低電壓VSS1的電壓值。

第十七薄膜晶體管T17的漏極與第一薄膜晶體管T1的源極以及第二薄膜晶體管T2的柵極連接，所述第十七薄膜晶體管T17的柵極與基準低壓源連接以接入基準低電壓，所述第十七六薄膜晶體管T17的柵極與第N+1級柵極信號點Qn+1連接。

該第十六薄膜晶體管T16用于在掃描第N+1行時，強行拉低該第N級公共節(jié)點Pn的電壓。

該第十七薄膜晶體管T17用于在掃描第N+1行時，強行拉低第一薄膜晶體管T1的源極與第二薄膜晶體管T2的柵極的連接點的電位壓。

第八薄膜晶體管T8、第九薄膜晶體管T9以及第十薄膜晶體管T10的柵極連接并與第N+1級公共節(jié)點Pn+1連接。從而使得相鄰兩個GOA單元的下拉維持模塊可以共享公共節(jié)點P的電位，可以減少薄膜晶體管的數(shù)量。并且，由于第N級GOA單元接入的第N級低頻時鐘信號LCn與第N+1級GOA單元接入的第N+1級低頻時鐘信號LCn+1的頻率相同且相位相反，使得相鄰兩個GOA單元的下拉維持模塊103的部分薄膜晶體管可以交替工作，從而避免由于長時間使用而失效。

本發(fā)明提供的GOA驅動電路通過第N級GOA單元的下拉維持模塊共享第N+1級GOA單元的下拉維持模塊的第N+1級公共節(jié)點Pn+1，從而使得每一下拉維持模塊僅需一組共四個薄膜晶體管就可以實現(xiàn)對于第五薄膜晶體管和第七薄膜晶體管與第八薄膜晶體管與第十薄膜晶體管之間的分時使用，以避免由于第五薄膜晶體管和第七薄膜晶體管與第八薄膜晶體管與第十薄膜晶體管一直使用導致薄膜晶體管失效，具有減少薄膜晶體管數(shù)量的有益效果。

綜上所述，雖然本發(fā)明已以優(yōu)選實施例揭露如上，但上述優(yōu)選實施例并非用以限制本發(fā)明，本領域的普通技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與潤飾，因此本發(fā)明的保護范圍以權利要求界定的范圍為準。