一種平板顯示器的陣列掃描控制電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示裝置技術(shù)領(lǐng)域，特別是涉及一種陣列掃描控制電路。
【背景技術(shù)】
[0002]平板顯示器是目前顯示裝置的主流產(chǎn)品，而陣列掃描控制電路廣泛應(yīng)用于平板顯示器的驅(qū)動(dòng)電路中。陣列掃描控制電路具有存儲(chǔ)和移位功能，通過掃描線依次產(chǎn)生掃描信號(hào)并輸出到像素電路的柵極，實(shí)現(xiàn)逐行選通的功能。
[0003]現(xiàn)有技術(shù)的一種常規(guī)驅(qū)動(dòng)電路中的陣列掃描控制電路的電路如圖1所示，該陣列掃描控制電路以每四個(gè)陣列掃描控制單元為一組，每組結(jié)構(gòu)相同，為了簡(jiǎn)化結(jié)構(gòu)，該圖只畫出了該陣列掃描控制電路的第一組的電路圖，即前四級(jí)陣列掃描控制單元的電路圖，包括:第一級(jí)陣列掃描控制單元11、第二級(jí)陣列掃描控制單元12、第三級(jí)陣列掃描控制單元13和第四級(jí)陣列掃描控制單元14。從圖中可以看出，該陣列掃描控制電路有4個(gè)輸入時(shí)鐘信號(hào)(電源電壓VDD和輸入起始脈沖信號(hào)Start除外)，使時(shí)序比較復(fù)雜。第一時(shí)鐘信號(hào)CLKl和第三時(shí)鐘信號(hào)CLK3以交差法的方式連接到第一級(jí)陣列掃描控制單元11和第三陣列掃描控制單元13，而第二時(shí)鐘信號(hào)CLK2和第四時(shí)鐘信號(hào)CLK4以交差法的方式連接到第二級(jí)陣列掃描控制單元12和第四陣列掃描控制單元14，這樣使結(jié)構(gòu)比較復(fù)雜，會(huì)增加電路在布局布線時(shí)的難度。為了增加陣列掃描控制單元輸出端的驅(qū)動(dòng)能力，晶體管T5和晶體管T6必須要承受較大的電流，而PMOS (Positivechannel Metal Oxide Semiconductor，P溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)的空穴迀移率比電子迀移率低，所以T5和T6的的導(dǎo)電溝道寬度較大，其寬度一般約為數(shù)千微米，并且每個(gè)陣列掃描控制單元由6個(gè)PMOS管組成，而這會(huì)使電路面積增大?？偟膩碚f，該陣列掃描控制電路會(huì)增加成本，成品率低。
[0004]另外，經(jīng)過分析，該圖的陣列掃描控制電路在第4M+1和4M+2單元出現(xiàn)問題(M是正整數(shù))。以第5個(gè)陣列掃描控制單元為例，第一時(shí)鐘信號(hào)CLKl第一次為低電平時(shí)，該單元的輸出端0UT5應(yīng)為高電平，但實(shí)際上不是。因?yàn)檫@時(shí)第5單元的T5和T6截止，相當(dāng)于兩個(gè)電阻對(duì)VDD與CLKl的電勢(shì)差的分壓，導(dǎo)致輸出電壓被拉低，使該行提前選通，造成數(shù)據(jù)混舌L。

【發(fā)明內(nèi)容】

[0005]本發(fā)明要解決的問題是提供一種陣列掃描控制電路，以克服現(xiàn)有技術(shù)中成本高、成品率低、易造成數(shù)據(jù)混亂的缺陷。
[0006]為達(dá)到上述目的，本發(fā)明的技術(shù)方案提供一種陣列掃描控制電路，所述電路包括多級(jí)陣列掃描控制單元，所述的多級(jí)陣列掃描控制單元包括:
[0007]一第一晶體管，具有一柵級(jí)、一第一源/漏極以及一第二源/漏級(jí)，其中，該第一級(jí)晶體管的第一源/漏級(jí)連接前一級(jí)的陣列掃描控制單元的輸出信號(hào)；
[0008]一第二晶體管，具有一柵級(jí)、一第一源/漏極以及一第二源/漏級(jí)，其中，該第二晶體管的柵級(jí)和該第一晶體管的柵級(jí)連接一時(shí)鐘信號(hào)，該第二晶體管的第一源/漏級(jí)連接一低電平電壓；
[0009]一第三晶體管，具有一柵級(jí)、一第一源/漏極以及一第二源/漏級(jí)，其中，該第三晶體管的第一源/漏級(jí)連接該第二晶體管的第二源/漏級(jí)；
[0010]一第四晶體管，具有一柵級(jí)、一第一源/漏極以及一第二源/漏級(jí)，其中，該第四晶體管的柵級(jí)連接該第一晶體管的第二源/漏級(jí)，該第四晶體管的第一源/漏級(jí)連接另一時(shí)鐘信號(hào)；以及
[0011]一第五晶體管，具有一柵級(jí)、一第一源/漏極以及一第二源/漏級(jí)，其中，該第五晶體管的柵級(jí)連接該第二晶體管的第二源/漏級(jí)和第三晶體管的第一源/漏級(jí)，該第五晶體管的第一源/漏級(jí)、第四晶體管的第二源/漏級(jí)和第三晶體管的柵級(jí)連接該級(jí)陣列掃描控制單元的輸出端，該第五晶體管的第二源/漏級(jí)和該第三晶體管的第二源/漏級(jí)連接一高電平電壓。
[0012]其中，在所述多級(jí)陣列掃描控制單元的一第奇數(shù)級(jí)陣列掃描控制單元中，該第二晶體管的柵級(jí)和該第一晶體管的柵級(jí)連接第一時(shí)鐘信號(hào)，該第四晶體管的第一源/漏級(jí)連接第二時(shí)鐘信號(hào)。
[0013]其中，當(dāng)該陣列掃描控制單元為第一級(jí)陣列掃描控制單元時(shí)，該級(jí)的第一晶體管的第一源/漏極連接一輸入起始脈沖信號(hào)。
[0014]其中，在所述多級(jí)陣列掃描控制單元的一第偶數(shù)級(jí)陣列掃描控制單元中，該第二晶體管的柵級(jí)和該第一晶體管的柵級(jí)連接第二時(shí)鐘信號(hào)，該第四晶體管的第一源/漏級(jí)連接第一時(shí)鐘信號(hào)。
[0015]其中，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管和第五晶體管為PMOS晶體管。
[0016]其中，該電路的每級(jí)陣列掃描控制單元由5個(gè)PMOS晶體管構(gòu)成。
[0017]其中，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管和第五晶體管為TFT (Thin Film Transistor，薄膜場(chǎng)效應(yīng)晶體管)。
[0018]其中，該電路制作在玻璃襯底上。
[0019]其中，該電路的輸出可擴(kuò)展為多個(gè)陣列掃描控制單元的輸出。
[0020]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有如下優(yōu)點(diǎn):
[0021]本發(fā)明的陣列掃描控制電路具有多級(jí)陣列掃描控制單元，每級(jí)陣列掃描控制單元只有五個(gè)輸入信號(hào)、五個(gè)晶體管和一個(gè)輸出信號(hào)，本發(fā)明利用輸出信號(hào)為反饋信號(hào)，輸出信號(hào)通過掃描線為像素電路提供掃描信號(hào)。本發(fā)明的陣列掃描控制電路面積小、結(jié)構(gòu)簡(jiǎn)單、輸出信號(hào)穩(wěn)定，能顯著地提高成品率，降低成本。
【附圖說明】
[0022]圖1為現(xiàn)有技術(shù)的一種常規(guī)驅(qū)動(dòng)電路中的陣列掃描控制電路的電路圖；
[0023]圖2為本發(fā)明實(shí)施例的一種陣列掃描控制單元的電路圖；
[0024]圖3為圖2的第奇數(shù)級(jí)陣列掃描控制單元的電路圖；
[0025]圖4為圖2的第偶數(shù)級(jí)陣列掃描控制單元的電路圖；
[0026]圖5為本發(fā)明實(shí)施例的一種陣列掃描控制電路的結(jié)構(gòu)圖；
[0027]圖6為根據(jù)圖5所示的陣列掃描控制電路的前四級(jí)陣列掃描控制單元的電路圖；
[0028]圖7為根據(jù)圖6所示電路的時(shí)序圖。
[0029]上述附圖中的附圖標(biāo)記如下:
[0030]11,61第一級(jí)陣列掃描控制單元
[0031]12,62第二級(jí)陣列掃描控制單元
[0032]13,63第三級(jí)陣列掃描控制單元
[0033]14,64第四級(jí)陣列掃描控制單元
[0034]21、22、23、G(2n)輸入信號(hào)
[0035]24,G(2n+l),G(2n+2)輸出信號(hào)
[0036]Start、SIN輸入起始脈沖信號(hào)
[0037]CLKl第一時(shí)鐘信號(hào)
[0038]CLK2第二時(shí)鐘信號(hào)
[0039]CLK3第三時(shí)鐘信號(hào)
[0040]CLK4第四時(shí)鐘信號(hào)
[0041]VDD高電平電壓
[0042]VSS低電平電壓
[0043]OUTUGl第一級(jí)陣列掃描控制單元的輸出信號(hào)
[0044]OUT2、G2第二級(jí)陣列掃描控制單元的輸出信號(hào)
[0045]OUT3、G3第三級(jí)陣列掃描控制單元的輸出信號(hào)
[0046]0UT4、G4第四級(jí)陣列掃描控制單元的輸出信號(hào)
[0047]Gn第N級(jí)陣列掃描控制單元的輸出信號(hào)
[0048]Tl第一晶體管
[0049]T2第二晶體管
[0050]T3第三晶體管
[0051]T4第四晶體管
[0052]T5第五晶體管
[0053]T6第六晶體管
[0054]tl、t2、t3、t4、t5時(shí)間段
【具體實(shí)施方式】
[0055]下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步詳細(xì)描述。以下實(shí)施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。
[0056]本發(fā)明實(shí)施例的一種陣列掃描控制單元的電路如圖2所示，本實(shí)施例中為第N級(jí)陣列掃描控制單元的電路。該電路由5個(gè)晶體管組成，包括晶體管Tl、晶體管T2、晶體管T3、晶體管T4和晶體管T5，本實(shí)施例中晶體管Tl、晶體管T2、晶體管T3、晶體管T4和晶體管T5都為PMOS管；該電路有5個(gè)輸入端口，包括輸入端口 21、輸入端口 22、輸入端口 23、輸入端口 VSS和輸入端口 VDD，一個(gè)輸出端口 24。其中，輸入端口 21連接前一級(jí)(第(N-1)級(jí))陣列掃描控制單元輸出端的輸出信號(hào)，輸入端口 22和輸入端口 23分別連接兩個(gè)相位相反的時(shí)鐘信號(hào)。晶體管Tl的柵級(jí)和晶體管T2的柵級(jí)連接輸入端口 22，該晶體管Tl的第一源/漏極連接輸入端口 21。該晶體管T2的第一源/漏極連接一低電平電壓VSS，該晶體管T2的第二源/漏極和晶體管Τ3的第一源/漏極連接晶體管Τ5的柵極。該晶體管Τ3的第二源/漏極和該晶體管Τ5的第二源/漏極連接一高電平電壓VDD。晶體管Τ4的柵極連接晶體管Tl的第二源/漏極，該晶體管Τ4的第一源/漏極連接輸入端口 23，該晶體管Τ4的第二源/漏極和該晶體管Τ5的第一源/漏極連接輸出端口 24。輸出端口 24反饋連接該晶體管Τ3的柵極。
[0057]本發(fā)明為了實(shí)現(xiàn)功能在奇偶數(shù)級(jí)陣列掃描控制單元間采取交差連接方法。下面將詳細(xì)介紹，請(qǐng)參考圖3和圖4，圖3為圖2的第奇數(shù)級(jí)陣列掃描控制單元的電路圖，圖4為圖2的第偶數(shù)級(jí)陣列掃描控制單元的電路圖，其中η為正整數(shù)。在圖3中，第奇數(shù)(2η+1)級(jí)陣列掃描控制單元中晶體管Tl和晶體管Τ2的柵極連接一時(shí)鐘信號(hào)CLK1，晶體管Τ4的第一源/漏極連接一時(shí)鐘信號(hào)CLK2，晶體管Tl的第一源/漏極連接前一級(jí)(第G (2η)級(jí))輸出端口的輸出信號(hào)，即第偶數(shù)級(jí)輸出端口的輸出信號(hào)。當(dāng)η = 0時(shí)，G(2n) =G0，則輸入端口 GO為一輸入起始脈沖信號(hào)。在圖4中，第偶數(shù)(2n+2)級(jí)陣列掃描控制單元中晶體管Tl和晶體管T2的柵極連接該時(shí)鐘信號(hào)CLK2，晶體管T4的第一源/漏極連接該時(shí)鐘信號(hào)CLKl，晶體管Tl的第一源/漏極連接前一級(jí)(第G(2n+1)級(jí))輸出端口的輸出信號(hào)，即第奇數(shù)級(jí)輸出端口的輸出信號(hào)。
[0058]將第奇數(shù)級(jí)和第偶數(shù)級(jí)陣列掃描控制單元按照要求依序連接起來