基于ltps半導(dǎo)體薄膜晶體管的goa電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種基于LTPS半導(dǎo)體薄膜晶體管的G0A電路。
【背景技術(shù)】
[0002]液晶顯示器(Liquid Crystal Display，LCD)具有機(jī)身薄、省電、無(wú)福射等眾多優(yōu)點(diǎn)，得到了廣泛的應(yīng)用。如:液晶電視、移動(dòng)電話、個(gè)人數(shù)字助理(PDA)、數(shù)字相機(jī)、計(jì)算機(jī)屏幕或筆記本電腦屏幕等，在平板顯示領(lǐng)域中占主導(dǎo)地位。
[0003]G0A技術(shù)(Gate Driver on Array)即陣列基板行驅(qū)動(dòng)技術(shù)，是運(yùn)用液晶顯示面板的原有陣列制程將水平掃描線的驅(qū)動(dòng)電路制作在顯示區(qū)周圍的基板上，使之能替代外接集成電路板((Integrated Circuit，1C)來(lái)完成水平掃描線的驅(qū)動(dòng)。G0A技術(shù)能減少外接1C的焊接(bonding)工序，有機(jī)會(huì)提升產(chǎn)能并降低產(chǎn)品成本，而且可以使液晶顯示面板更適合制作窄邊框或無(wú)邊框的顯示產(chǎn)品。
[0004]隨著低溫多晶娃(Low Temperature Poly-silicon，LTPS)半導(dǎo)體薄膜晶體管的發(fā)展，LTPS-TFT液晶顯示器也越來(lái)越受關(guān)注，LTPS-TFT液晶顯示器具有高分辨率、反應(yīng)速度快、高亮度、高開(kāi)口率等優(yōu)點(diǎn)。由于低溫多晶硅較非晶硅(a-Si)的排列有次序，低溫多晶硅半導(dǎo)體本身具有超高的電子迀移率，比非晶硅半導(dǎo)體相對(duì)高100倍以上，可以采用G0A技術(shù)將柵極驅(qū)動(dòng)器制作在薄膜晶體管陣列基板上，達(dá)到系統(tǒng)整合的目標(biāo)、節(jié)省空間及驅(qū)動(dòng)1C的成本。
[0005]請(qǐng)參閱圖1，現(xiàn)有的一種基于LTPS半導(dǎo)體薄膜晶體管的G0A電路，包括級(jí)聯(lián)的多個(gè)G0A單元，設(shè)η為正整數(shù)，第η級(jí)G0A單元包括:第一薄膜晶體管Τ1，所述第一薄膜晶體管Τ1的柵極電性連接于第Μ條時(shí)鐘信號(hào)CK (Μ)，源極電性連接于上一級(jí)第η-1級(jí)G0A單元的輸出端G(n-l)，漏極電性連接于第三節(jié)點(diǎn)Κ(η);第二薄膜晶體管Τ2，所述第二薄膜晶體管Τ2的柵極電性連接于第一節(jié)點(diǎn)Q(n)，源極電性連接于第M+1條時(shí)鐘信號(hào)CK(M+1)，漏極電性連接于輸出端G(n);第三薄膜晶體管T3，所述第三薄膜晶體管T3的柵極電性連接于第M+2條時(shí)鐘信號(hào)CK(M+2)，漏極電性連接于第三節(jié)點(diǎn)K(n)，源極電性連接于下一級(jí)第η+1級(jí)G0A單元的輸出端G(n+1);第四薄膜晶體管T4，所述第四薄膜晶體管T4的柵極電性連接于第M+3條時(shí)鐘信號(hào)CK (M+3)，漏極電性連接于輸出端G (η)，源極電性連接于恒壓低電位VGL ;第五薄膜晶體管Τ5，所述第五薄膜晶體管Τ5的柵極電性連接于恒壓高電位VGH，源極電性連接于第三節(jié)點(diǎn)Κ(η)，漏極電性連接于第一節(jié)點(diǎn)Q(n);第六薄膜晶體管T6，所述第六薄膜晶體管T6的柵極電性連接于第二節(jié)點(diǎn)Ρ (η)，漏極電性連接于第三節(jié)點(diǎn)Κ (η)，源極電性連接于恒壓低電位VGL ;第七薄膜晶體管Τ7，所述第七薄膜晶體管Τ7的柵極電性連接于第二節(jié)點(diǎn)Ρ (η)，漏極電性連接于輸出端G (η)，源極電性連接于恒壓低電位VGL ;第八薄膜晶體管Τ8，所述第八薄膜晶體管Τ8的柵極電性連接于第三節(jié)點(diǎn)Κ (η)，漏極電性連接于第二節(jié)點(diǎn)Ρ(η)，源極電性連接于恒壓低電位VGL ;第九薄膜晶體管T9，所述第九薄膜晶體管T9的柵極與源極均電性連接于第Μ+1條時(shí)鐘信號(hào)CK (Μ+1)，漏極電性連接于第二節(jié)點(diǎn)Ρ (η);第一電容C1，所述第一電容Cl的一端電性連接于第一節(jié)點(diǎn)Q(η)，另一端電性連接于輸出端G(η);第二電容C2，所述第二電容C2的一端電性連接于第二節(jié)點(diǎn)Ρ (η)，另一端電性連接于恒壓低電位 VGL。
[0006]圖1所示的G0A電路既可以正向掃描也可以反向掃描，正、反向掃描的工作過(guò)程類似。請(qǐng)結(jié)合圖1與圖2，以正向掃描為例，在正向掃描時(shí)，其工作過(guò)程為:首先，第Μ條時(shí)鐘信號(hào)CK(M)與第n-1級(jí)GOA單元的輸出端G(n-l)均提供高電位，第一、及第五薄膜晶體管T1、T5打開(kāi)，第一節(jié)點(diǎn)Q(n)被預(yù)充電至高電位；然后，第Μ條時(shí)鐘信號(hào)CK(M)與第n_l級(jí)GOA單元的輸出端G(n-l)變?yōu)榈碗娢?，第?1條時(shí)鐘信號(hào)CK (Μ+1)提供高電位，第一節(jié)點(diǎn)Q (η)因第一電容C1的存儲(chǔ)作用保持高電位，第二薄膜晶體管Τ2打開(kāi)，輸出端G (η)輸出第Μ+1條時(shí)鐘信號(hào)CK(M+1)的高電位，并使得第一節(jié)點(diǎn)Q(η)被抬升至更高的電位，同時(shí)第八薄膜晶體管Τ8打開(kāi)，第二節(jié)點(diǎn)Ρ (η)被拉低至恒壓低電位VGL，第六、及第七薄膜晶體管Τ6、Τ7關(guān)閉；接下來(lái)，第Μ+2條時(shí)鐘信號(hào)CK(M+2)與第η+1級(jí)G0A單元的輸出端G (η+1)均提供高電位，第一節(jié)點(diǎn)Q(n)仍為高電位，第Μ+1條時(shí)鐘信號(hào)CK (Μ+1)降低為低電位，輸出端G (η)輸出第Μ+1條時(shí)鐘信號(hào)CK(M+1)的低電位；再接下來(lái)，第Μ條時(shí)鐘信號(hào)CK(M)再次提供高電位，第η-1級(jí)G0A單元的輸出端G (η-1)保持低電位，第一薄膜晶體管T1打開(kāi)拉低第一節(jié)點(diǎn)Q(n)至低電位，第八薄膜晶體管T8關(guān)閉；隨后，第M+1條時(shí)鐘信號(hào)CK(M+1)提供高電位，第九薄膜晶體管T9打開(kāi)，第二節(jié)點(diǎn)Ρ (η)被充電至高電位，第六、及第七薄膜晶體管Τ6、Τ7打開(kāi)，分別繼續(xù)拉低第一節(jié)點(diǎn)Q(η)與輸出端G(n)至恒壓低電位VGL，在第二電容C2的存儲(chǔ)作用下，第二節(jié)點(diǎn)Ρ (η)持續(xù)保持高電位，第六、及第七薄膜晶體管Τ6、Τ7在一幀時(shí)間內(nèi)一直打開(kāi)，保持第一節(jié)點(diǎn)Q(n)與輸出端G(n)的低電位。
[0007]在上述現(xiàn)有的基于LTPS半導(dǎo)體薄膜晶體管的G0A電路中，由于第六、及第七薄膜晶體管T6、T7長(zhǎng)時(shí)間工作，會(huì)造成第六、及第七薄膜晶體管Τ6、Τ7的閾值電壓發(fā)生偏移(VthShift)，造成電路的穩(wěn)定能力下降，從而引起GOA電路輸出異常。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的在于提供一種基于LTPS半導(dǎo)體薄膜晶體管的G0A電路，能夠以一定頻率拉低第二節(jié)點(diǎn)的電位，防止第六與第七薄膜晶體管長(zhǎng)時(shí)間工作，提升G0A電路的穩(wěn)定性。
[0009]為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種基于LTPS半導(dǎo)體薄膜晶體管的G0A電路，包括:級(jí)聯(lián)的多個(gè)G0A單元，每一級(jí)G0A單元均包括輸出控制模塊、輸出模塊、自舉電容、及下拉模塊；
[0010]設(shè)η為正整數(shù)，除第一級(jí)與最后一級(jí)G0A單元電路以外，在第η級(jí)G0A單元中:
[0011]所述輸出控制模塊包括:第一薄膜晶體管，所述第一薄膜晶體管的柵極電性連接于第Μ條時(shí)鐘信號(hào)，源極電性連接于上一級(jí)第η-1級(jí)G0A單元的輸出端，漏極電性連接于第三節(jié)點(diǎn)；第三薄膜晶體管，所述第三薄膜晶體管的柵極電性連接于第M+2條時(shí)鐘信號(hào)，漏極電性連接于第三節(jié)點(diǎn)，源極電性連接于下一級(jí)第η+1級(jí)G0A單元的輸出端；以及第五薄膜晶體管，所述第五薄膜晶體管的柵極電性連接于恒壓高電位，源極電性連接于第三節(jié)點(diǎn)，漏極電性連接于第一節(jié)點(diǎn)；
[0012]所述輸出模塊包括:第二薄膜晶體管，所述第二薄膜晶體管的柵極電性連接于第一節(jié)點(diǎn)，源極電性連接于第M+1條時(shí)鐘信號(hào)，漏極電性連接于輸出端；
[0013]所述自舉電容的一端電性連接于第一節(jié)點(diǎn)，另一端電性連接于輸出端；
[0014]所述下拉模塊包括:第四薄膜晶體管，所述第四薄膜晶體管的柵極電性連接于第M+3條時(shí)鐘信號(hào)，漏極電性連接于輸出端，源極電性連接于恒壓低電位；第六薄膜晶體管，所述第六薄膜晶體管的柵極電性連接于第二節(jié)點(diǎn)，漏極電性連接于第三節(jié)點(diǎn)，源極電性連接于恒壓低電位；第七薄膜晶體管，所述第七薄膜晶體管T7的柵極電性連接于第二節(jié)點(diǎn)，漏極電性連接于輸出端，源極電性連接于恒壓低電位；第八薄膜晶體管，所述第八薄膜晶體管的柵極電性連接于第三節(jié)點(diǎn)，漏極電性連接于第二節(jié)點(diǎn)，源極電性連接于恒壓低電位；第九薄膜晶體管，所述第九薄膜晶體管的柵極電性連接于第四節(jié)點(diǎn)，源極電性連接于第M+1條時(shí)鐘信號(hào)，漏極電性連接于第二節(jié)點(diǎn)；第十薄膜晶體管，所述第十薄膜晶體管的柵極電性連接于第三節(jié)點(diǎn)，漏極電性連接于第四節(jié)點(diǎn)，源極電性連接于恒壓低電位；以及電阻，所述電阻的一端電性連接于恒壓高電位，另一端電性連接于第四節(jié)點(diǎn)。
[0015]在輸出端保持低電位的階段，所述第二節(jié)點(diǎn)的電位隨著第M+1條時(shí)鐘信號(hào)在高、低電位之間跳變而發(fā)生同樣的高、低電位跳變。
[0016]在第一級(jí)G0A單元中，第一薄膜晶體管的源極電性連接于電路起始信號(hào)。
[0017]在最后一級(jí)G0A單元中，第三薄膜晶體管的源極電性連接于電路起始信號(hào)。
[0018]所述時(shí)鐘信號(hào)包括四條時(shí)鐘信號(hào):第一條時(shí)鐘信號(hào)、第二條時(shí)鐘信號(hào)、第三條時(shí)鐘信號(hào)、及第四條時(shí)鐘信號(hào)。
[0019]當(dāng)所述第Μ條時(shí)鐘信號(hào)為第三條時(shí)鐘信號(hào)時(shí)，所述第Μ+2條、