具有摻雜分布的半導(dǎo)體晶體管器件的制作方法
【專利摘要】本發(fā)明提供了晶體管以及用于形成晶體管的方法。該方法包括：在晶體管溝道區(qū)域中執(zhí)行至少一個(gè)注入操作，然后在引入進(jìn)一步的摻雜雜質(zhì)之前在注入?yún)^(qū)域上方形成碳化硅/硅復(fù)合膜。具有小傾斜角度的暈環(huán)注入操作用于在晶體管溝道的邊緣處形成高摻雜濃度的區(qū)域以緩解短溝道效應(yīng)。晶體管結(jié)構(gòu)在與柵極介電質(zhì)的襯底界面處包括降低的摻雜雜質(zhì)濃度并且在表面下方大約10nm至50nm具有峰值濃度。摻雜分布在晶體管溝道的相對(duì)端處具有高摻雜雜質(zhì)濃度區(qū)域。
【專利說明】
具有摻雜分布的半導(dǎo)體晶體管器件
[0001] 相關(guān)申請(qǐng)的參考
[0002] 本申請(qǐng)是2011年11月3日提交的美國(guó)專利申請(qǐng)13/288，201的部分繼續(xù)申請(qǐng)，其內(nèi) 容結(jié)合于此作為參考。
技術(shù)領(lǐng)域
[0003] 本發(fā)明總體涉及半導(dǎo)體領(lǐng)域，更具體地，涉及晶體管及其制造方法。
【背景技術(shù)】
[0004] 本公開涉及半導(dǎo)體器件及其制造方法。晶體管是集成電路和其他半導(dǎo)體器件中經(jīng) 常使用的部件。晶體管用于放大或切換電信號(hào)并為集成電路或其他半導(dǎo)體器件提供功能。 晶體管可以是具有N型晶體管溝道的N型晶體管或具有P型晶體管溝道的P型晶體管。晶體管 可使用各種技術(shù)和材料形成。向晶體管的溝道區(qū)域中引入摻雜雜質(zhì)以直接影響晶體管器件 的功能和性能。小心地控制摻雜雜質(zhì)的特性和位置(即，摻雜分布）。
[0005] 多個(gè)單獨(dú)的處理操作組合使用來形成晶體管器件的結(jié)構(gòu)特征并在晶體管溝道和 諸如源極/漏極區(qū)域的其他區(qū)域中以適當(dāng)?shù)臐舛鹊燃?jí)引入和放置摻雜雜質(zhì)。這些處理操作 中的任何波動(dòng)都能引起晶體管器件的變化和性能劣化。這對(duì)于將摻雜雜質(zhì)引入和放置在晶 體管溝道和其他區(qū)域(諸如源極/漏極區(qū)域)中的操作尤其如此。

【發(fā)明內(nèi)容】

[0006] 根據(jù)本發(fā)明的一個(gè)方面，提供了一種用于形成晶體管的方法，包括:在半導(dǎo)體襯底 的晶體管區(qū)域中形成凹部;將具有第一雜質(zhì)類型的雜質(zhì)引入至所述晶體管區(qū)域中；在所述 晶體管區(qū)域中的溝道區(qū)域上方形成碳化硅層;在所述碳化硅層上方形成硅層;在所述溝道 區(qū)域上方的所述硅層上方形成柵極介電質(zhì);在所述溝道區(qū)域上方的所述柵極介電質(zhì)上方形 成柵電極；以及當(dāng)與所述溝道區(qū)域相鄰的所述硅層的表面露出時(shí)，執(zhí)行成角度的離子注入 以在所述溝道區(qū)域的邊緣處將具有所述第一雜質(zhì)類型的附加雜質(zhì)引入所述半導(dǎo)體襯底。
[0007] 優(yōu)選地，所述凹部具有大約5nm至大約30nm的深度。
[0008]優(yōu)選地，利用大約2keV至大約20keV的能量執(zhí)行引入所述雜質(zhì)的步驟。
[0009]優(yōu)選地，所述晶體管是n-MOSFET，并且引入步驟提供大約1012cm-3至大約9X 1013cm-3的雜質(zhì)濃度。
[0010]優(yōu)選地，所述晶體管是ρ-MOSFET，并且引入步驟提供大約1012cm-3至大約5X 1013cm-3的雜質(zhì)濃度。
[0011] 優(yōu)選地，所述娃層具有大約5nm至大約30nm的厚度。
[0012]根據(jù)本發(fā)明的另一方面，提供了一種用于形成晶體管的方法，包括:在半導(dǎo)體襯底 的晶體管區(qū)域中形成凹部;在所述晶體管區(qū)域中的溝道區(qū)域上方形成第一碳化硅層;在所 述第一碳化硅層上方形成SiB或SiP層;在所述SiB或SiP層上方形成第二碳化硅層;在所述 第二碳化硅層上方形成硅層;在所述溝道區(qū)域上方的所述硅層上方形成柵極介電質(zhì)；在所 述溝道區(qū)域上方的所述柵極介電質(zhì)上方形成柵電極；以及在所述晶體管區(qū)域中執(zhí)行梯度注 入。
[0013 ] 優(yōu)選地，所述凹部具有大約5nm至大約30nm的深度。
[0014] 優(yōu)選地，所述SiB或SiP層具有大約102()Cnf3以下的本征硼或磷濃度。
[0015] 優(yōu)選地，所述SiB或SiP層具有大約2nm至大約15nm的厚度。
[0016]優(yōu)選地，所述梯度注入具有大約2keV至大約14keV的能量。
[0017] 優(yōu)選地，該方法還包括:在形成所述柵電極和執(zhí)行所述梯度注入之間執(zhí)行輕摻雜 漏極注入。
[0018] 根據(jù)本發(fā)明的又一方面，提供了一種晶體管，包括:半導(dǎo)體襯底，具有晶體管區(qū)域， 所述晶體管區(qū)域中具有凹部，所述襯底在所述晶體管區(qū)域中具有第一雜質(zhì)類型的雜質(zhì);碳 化硅層，位于所述晶體管區(qū)域上方的溝道區(qū)域上方;硅層，位于所述碳化硅層上方;柵極介 電質(zhì)，位于所述溝道區(qū)域上方的所述硅層上方;柵電極，位于所述溝道區(qū)域上方的所述柵極 介電質(zhì)上方;第一雜質(zhì)類型的附加雜質(zhì)，位于所述溝道區(qū)域的邊緣處的所述半導(dǎo)體襯底中； 以及與所述第一類型相反的第二類型的雜質(zhì)的梯度注入劑量，位于所述晶體管區(qū)域的源極 和漏極區(qū)域中。
[00?9 ] 優(yōu)選地，所述凹部具有大約5nm至大約30nm的深度。
[0020] 優(yōu)選地，所述娃層具有大約5nm至大約30nm的厚度。
[0021]優(yōu)選地，所述晶體管具有輕摻雜漏極區(qū)域，所述輕摻雜漏極區(qū)域具有大約l〇15cnf3 或更少的雜質(zhì)劑量。
[0022] 優(yōu)選地，所述附加雜質(zhì)具有大約1013cnf3或更少的濃度。
[0023] 優(yōu)選地，所述碳化硅層具有大約1%或更少的碳原子百分比。
[0024] 優(yōu)選地，所述柵極介電質(zhì)包括高k介電材料。
[0025]優(yōu)選地，所述晶體管在襯底的上表面下方的大約20nm至大約30nm處具有峰值摻雜 雜質(zhì)濃度。
【附圖說明】
[0026] 當(dāng)閱讀附圖時(shí)，根據(jù)以下詳細(xì)的描述來更好地理解本發(fā)明的各個(gè)方面。注意，根據(jù) 工業(yè)的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件沒有按比例繪制。實(shí)際上，為了討論的清楚，可以任意地增加或 減小各個(gè)部件的尺寸。
[0027] 圖1是根據(jù)本公開一些示例性實(shí)施例的用于晶體管形成的示例性膜結(jié)構(gòu)的截面 圖；
[0028]圖2A至圖2H是示出根據(jù)本公開一些實(shí)施例的用于形成晶體管器件的處理操作的 序列的截面圖；
[0029] 圖3是根據(jù)本公開一些示例性實(shí)施例的示例性晶體管的截面圖；
[0030] 圖4是根據(jù)本公開一些示例性實(shí)施例的根據(jù)示例性晶體管溝道的深度繪制摻雜濃 度的示圖；
[0031] 圖5和圖6是根據(jù)本公開一些示例性實(shí)施例的繪制橫跨晶體管溝道的摻雜濃度的 示圖；
[0032] 圖7是根據(jù)本公開一些實(shí)施例的方法的流程圖；
[0033] 圖8A至圖81是示出根據(jù)本公開一些實(shí)施例的用于在圖7的方法中形成晶體管器件 的處理操作的截面圖；
[0034] 圖9是示出根據(jù)本公開一些實(shí)施例的圖81的器件溝道中的雜質(zhì)濃度的示圖；
[0035]圖10是示出根據(jù)本公開一些實(shí)施例的作為圖81的器件的溝道區(qū)域中心處的深度 的函數(shù)的雜質(zhì)濃度分布的示圖；
[0036] 圖11是根據(jù)本公開一些實(shí)施例的方法的流程圖；
[0037] 圖12A至圖12H是示出根據(jù)本公開一些實(shí)施例的用于在圖11的方法中形成晶體管 器件的處理操作的截面圖；
[0038] 圖13是根據(jù)本公開一些實(shí)施例的方法的流程圖；
[0039] 圖14A至圖14J是示出根據(jù)本公開一些實(shí)施例的用于在圖14的方法中形成晶體管 器件的處理操作的截面圖；
[0040] 圖15A是示出根據(jù)本公開一些實(shí)施例的在圖12H的器件的溝道和源極/漏極區(qū)域中 的雜質(zhì)濃度的示圖；
[00411圖15B是沿著圖15A的線15B-15B的摻雜濃度的示圖；
[0042]圖15C是沿著圖15A的線15C-15C的泄露電流(Iboff)的示圖；以及
[0043] 圖15D是示出根據(jù)本公開一些實(shí)施例的圖14J的器件的溝道和源極/漏極區(qū)域中的 雜質(zhì)濃度的示圖。
【具體實(shí)施方式】
[0044] 本公開提供了半導(dǎo)體晶體管和用于形成半導(dǎo)體晶體管的方法，其利用具有膜堆疊 件的溝道區(qū)域，其中膜堆疊件包括設(shè)置在晶體管的襯底溝道區(qū)域上方的至少一個(gè)外延形成 的半導(dǎo)體材料層。晶體管溝道摻雜有摻雜雜質(zhì)，一些雜質(zhì)在形成膜堆疊件之前引入而一些 雜質(zhì)在形成膜堆疊件之后引入，定制晶體管溝道中的摻雜物的分布。定制的摻雜物分布包 括位于晶體管溝道和柵極介電質(zhì)之間的界面處減小的溝道摻雜物雜質(zhì)濃度，并且還包括位 于晶體管溝道的每個(gè)相對(duì)端處的高濃度的摻雜物雜質(zhì)區(qū)域。根據(jù)一些示例性實(shí)施例，小傾 斜角用于在溝道的邊緣處形成高摻雜濃度"暈環(huán)"雜質(zhì)區(qū)域。作為所使用形成技術(shù)的結(jié)果， 如此形成的晶體管耐受處理操作的變化并耐受在減小溝道長(zhǎng)度以增加晶體管的集成度和 操作速度時(shí)發(fā)生的短溝道效應(yīng)。
[0045] 圖1是示出了半導(dǎo)體襯底1的截面圖，其中晶體管區(qū)域3設(shè)置在兩個(gè)STI(淺溝槽隔 離)結(jié)構(gòu)5之間。根據(jù)示例性實(shí)施例，晶體管形成在晶體管區(qū)域3中，該晶體管區(qū)域包括具有 優(yōu)化的摻雜分布的溝道區(qū)域以及包括獨(dú)立的輕摻雜漏極LDD區(qū)域的源極/漏極區(qū)域以及根 據(jù)示例性實(shí)施例的區(qū)域。圖1的結(jié)構(gòu)示出了示例性SiC層7、外延硅層9和頂面11，SiC層7和外 延硅層9是未摻雜的。示例性晶體管還包括位于頂面11上方的柵極介電質(zhì)和柵電極。
[0046]圖2A至圖2H示出了根據(jù)本公開一些示例性實(shí)施例的處理操作的示例性順序。圖2A 示出了用于將摻雜雜質(zhì)引入襯底1中（尤其是其中將形成晶體管溝道的晶體管區(qū)域3中）的 阱/閾值電壓(Vt)注入操作。箭頭15表示摻雜物雜質(zhì)的引入，該摻雜物雜質(zhì)根據(jù)一些示例性 實(shí)施例可以是諸如硼或者其他適當(dāng)?shù)奈镔|(zhì)的P型摻雜雜質(zhì)，并且根據(jù)其他示例性實(shí)施例可 以是諸如磷、銻或砷的N型摻雜物。在各個(gè)示例性實(shí)施例中，具有大約50埃至90埃的厚度的 任選屏蔽(screen)氧化物層(未示出）形成在頂面11上方。如本文所表示的，Vt注入引入了 具有第一摻雜雜質(zhì)類型(N型或P型）的摻雜雜質(zhì)并且是低功率注入。Vt注入可以使用小于 25eV的注入能量，并且在一個(gè)示例性實(shí)施例中，注入能量可以為大約5EV至14EV?？梢允褂?各種適當(dāng)?shù)淖⑷牍β屎湍芰?。Vt注入將雜質(zhì)引入到溝道中以調(diào)整施加于晶體管從而開通溝 道來流過電流的Vt(閾值電壓），并且其也可以稱為Vt調(diào)整注入。
[0047]如圖2B所示，退火操作可用于激活引入的摻雜物、修復(fù)晶體缺陷并引起摻雜雜質(zhì) 的擴(kuò)散和再分布?？梢允褂酶鞣N退火處理，并且如圖2B的漸變深度所示，退火操作可將注入 的摻雜雜質(zhì)驅(qū)動(dòng)至更深的半導(dǎo)體襯底1。圖2C示出了形成在頂面11上方的膜堆疊件。在各種 示例性實(shí)施例中，SiC層19可以外延沉積在頂面11上方并且可以包括大約2納米至20納米的 厚度。使用外延沉積或其他適當(dāng)方法將外延硅層21形成在SiC層19上方。在各個(gè)示例性實(shí)施 例中，外延硅層21可包括大約5納米至20nm的厚度并且在一些示例性實(shí)施例中，可以包括大 約8nm的厚度和頂部硅表面23。碳化硅SiC阻擋摻雜物擴(kuò)散。SiC層10和外延硅層21中的每一 個(gè)都是非摻雜的。
[0048]在圖2D中，包括SiC層19和外延硅層21的膜堆疊件表示為復(fù)合層25。高k介電層27 形成在復(fù)合層25的上表面29上方。高k介電層27可以使用各種適當(dāng)?shù)慕殡姵练e工藝來形成。 上表面29是硅表面。根據(jù)一些實(shí)施例，使用氧化鉿(HfO)，但是在其他示例性實(shí)施例中，其他 適當(dāng)?shù)母遦柵極介電材料可用作高k介電層27?？蛇x的絕緣體層也可以與高k介電層27聯(lián)合 使用，但是不包括在圖2D的所示實(shí)施例中。在一些示例性實(shí)施例中，高k介電層27可具有2納 米的厚度，但是在其他各種示例性實(shí)施例中可具有大約lnm至20nm的范圍內(nèi)的厚度。
[0049]如圖2E所示，形成柵疊件。柵疊件包括柵電極35以及由圖2D所示高k柵極介電質(zhì)27 形成的柵極介電質(zhì)31。柵疊件還限定了在半導(dǎo)體襯底1內(nèi)的溝道區(qū)域37。柵電極35可以由多 晶硅或其他適當(dāng)材料形成，并且可以使用傳統(tǒng)或稍后開發(fā)的方法來形成。各種圖案化技術(shù) 可用于圖案化柵電極35和柵極介電質(zhì)31。柵疊件形成在復(fù)合膜結(jié)構(gòu)25(其大部分是非摻雜 的，因?yàn)镾iC層19和外延硅層21在Vt注入操作和退火之后形成）的上表面29上方。
[0050]通過適當(dāng)放置柵疊件，然后如圖2F所示執(zhí)行輕摻雜漏極(LDD)和暈環(huán)注入操作。 LDD操作可用于在半導(dǎo)體襯底1內(nèi)形成LDD雜質(zhì)區(qū)域431DD和暈環(huán)注入操作中的每一個(gè)都引 入摻雜雜質(zhì)穿過上表面29 ADD摻雜物引入操作和LDD結(jié)構(gòu)43由第二雜質(zhì)類型形成，其與圖 2A所示的阱/Vt注入的第一雜質(zhì)類型相反。根據(jù)一些實(shí)施例，LDD區(qū)域43可以是N型，而阱/Vt 注入操作為P型。如圖2F中的箭頭45所示，暈環(huán)注入操作是成角度的注入工藝。根據(jù)各個(gè)示 例性實(shí)施例，傾斜角47相對(duì)于垂直方向可以是15度或更小。暈環(huán)注入操作將與阱/Vt注入具 有相同摻雜雜質(zhì)類型的摻雜雜質(zhì)引入到溝道區(qū)域37的邊緣而沒有引入到溝道區(qū)域的中心 部分。根據(jù)一些實(shí)施例，暈環(huán)注入操作可以引入P型摻雜雜質(zhì)，盡管可以在其他示例性實(shí)施 例中引入N型摻雜雜質(zhì)。在一些示例性實(shí)施例中，暈環(huán)注入操作可用于引入銦和碳的混合 物，而在其他示例性實(shí)施例中，暈環(huán)注入操作可用于引入銦和硼(諸如存在于BF 2中）。選擇 注入條件和傾斜角度以產(chǎn)生圖3中更詳細(xì)示出的摻雜雜質(zhì)分布并且在溝道區(qū)域37的相對(duì)邊 緣處引入高濃度摻雜區(qū)域41(在圖2F中也示出）。低傾斜角度47以及溝道區(qū)域37中的上表面 29與柵極介電質(zhì)31之間的界面處的復(fù)合膜層25的存在為位于柵極介電質(zhì)31和上表面39之 間的界面處的溝道區(qū)域37的中心提供了低摻雜濃度。這也在圖3中詳細(xì)示出。
[0051]圖2G示出了形成間隔件49之后的圖2F的結(jié)構(gòu)。可以使用各種方法，并且間隔件49 可由氧化物、氮化硅或它們的組合形成。
[0052]圖2H示出了由箭頭53表示的源極/漏極注入操作，其形成源極/漏極區(qū)域55。源極/ 漏極區(qū)域55包括與LDD區(qū)域43相同的第二摻雜雜質(zhì)類型，并且根據(jù)一些實(shí)施例，LDD區(qū)域43 和源極/漏極45是N型區(qū)域。如圖2H所示，在執(zhí)行源極/漏極形成操作之后，進(jìn)一步的處理操 作用于完成晶體管的處理并將晶體管結(jié)構(gòu)互連至其他器件部件。
[0053]圖3是示出了根據(jù)圖2A至圖2H所示的示例性處理順序而形成的示例性晶體管的截 面圖，并且更清楚地示出了摻雜雜質(zhì)分布的細(xì)節(jié)（尤其在溝道區(qū)域37內(nèi)和溝道區(qū)域37附 近）。根據(jù)形成匪0S晶體管的一些實(shí)施例，圖3中的晶體管包括溝道區(qū)域37,其可以由P型摻 雜雜質(zhì)形成。根據(jù)一些示例性實(shí)施例，高濃度摻雜區(qū)域41可以以更高的濃度等級(jí)(相比于溝 道區(qū)域37的其他部分）由P型摻雜雜質(zhì)形成。根據(jù)所示晶體管是N型晶體管的一些實(shí)施例，源 極/漏極區(qū)域55和LDD區(qū)域43可以由N型摻雜雜質(zhì)形成。界面59形成在溝道區(qū)域37中的上表 面29的硅和柵極介電質(zhì)31之間。碳化硅阻擋硼和銦擴(kuò)散，并且其存在使界面59處的摻雜物 濃度抑制在lel8cnf 3以下，這降低了對(duì)隨機(jī)的摻雜物波動(dòng)的敏感性。在圖4至圖6中圖形化地 示出了溝道區(qū)域37中的摻雜物分布，每一幅圖都示出了示例性實(shí)施例并且不限于根據(jù)本公 開的其他實(shí)施例形成的晶體管。圖4至圖6中的每一幅圖都表示Vt注入和暈環(huán)注入操作引入 P型摻雜雜質(zhì)的示例性實(shí)施例，并且示出了溝道區(qū)域37內(nèi)的P型摻雜雜質(zhì)的總濃度。
[0054] 圖4是示出了根據(jù)襯底1內(nèi)的深度的摻雜雜質(zhì)濃度的示圖，該深度沿著圖3的線A-A'截取并從圖3的上表面29開始，即深度=0表示上表面29和柵極介電質(zhì)31之間的界面59。 圖4示出了摻雜濃度在上表面29處小于lel8 Cnf3。表面29是硅表面，因?yàn)橥庋訉?1設(shè)置在下 方的SiC層19上面。這僅僅是示例性的而不用于限制本公開的其他實(shí)施例。圖4還示出了峰 值摻雜雜質(zhì)濃度發(fā)生在上表面29下方的大約10nm至30nm處，并且在圖4的示例性示圖中被 定位為與硅表面相距大約20nm。圖4還示出了區(qū)域"D"（其中摻雜濃度大于lelScnf 3)具有小 于50納米的深度?？傊瑘D4示出了摻雜雜質(zhì)濃度在與柵極介電質(zhì)的界面處小于lelScnf3而 在與娃表面相距大約l〇nm至30nm增加至峰值位置。圖4還示出了摻雜濃度大于lel8cnf 3的區(qū) 域延伸的距離小于50納米。根據(jù)與界面相距的深度，摻雜濃度增大斜率"m"是明顯的，并且 可以表示每lnm至20nm的溝道深度而濃度增大約十進(jìn)位(decade)。
[0055] 圖5和圖6示出了不同深度處橫跨溝道區(qū)域37的摻雜雜質(zhì)濃度。圖5示出了沿著線 BB '的摻雜雜質(zhì)濃度，以及圖6示出了沿著線CC'的摻雜濃度。線BB'和CC'均沿著溝道長(zhǎng)度方 向從左到右。圖5和圖6示出了額定摻雜濃度在線CC'（相較于線BB'，其設(shè)置在界面59下方的 更深處)處較大。圖5和圖6均示出了摻雜濃度在溝道區(qū)域37的邊緣處大于中心處。摻雜雜質(zhì) 在溝道相對(duì)兩端處的高濃度值歸因于高濃度摻雜區(qū)域41。在溝道的兩個(gè)相對(duì)邊緣處表示摻 雜濃度增加的斜率可以為每大約40nm的溝道距離至少十進(jìn)位的濃度。
[0056] 盡管上面的示例性實(shí)施例針對(duì)PM0S晶體管進(jìn)行了描述，但根據(jù)摻雜類型與上面相 反的實(shí)施例，本公開可同樣應(yīng)用于NM0S晶體管。
[0057] 在一些實(shí)施例中，一種方法形成晶體管。該方法包括:提供半導(dǎo)體襯底;將第一摻 雜類型的摻雜雜質(zhì)引入半導(dǎo)體襯底的晶體管區(qū)域，晶體管區(qū)域包括溝道區(qū)域和源極/漏極 區(qū)域;在晶體管區(qū)域上方形成碳化硅層以及在碳化硅層上方形成硅層。該方法進(jìn)一步包括： 在硅層上方形成介電質(zhì)；在溝道區(qū)域上方形成柵電極;執(zhí)行成角度的離子注入以進(jìn)一步在 溝道區(qū)域的邊緣處將第一摻雜類型的摻雜雜質(zhì)引入半導(dǎo)體襯底；以及在源極/漏極區(qū)域中 形成源極/漏極雜質(zhì)結(jié)構(gòu)。
[0058] 圖7是根據(jù)一些實(shí)施例的方法的流程圖。分別在圖8A至圖81中示出了圖7的各個(gè)步 驟中的襯底的截面圖。
[0059] 在圖7的步驟702中，在半導(dǎo)體襯底1的晶體管區(qū)域3中形成從一個(gè)STI區(qū)域5延伸到 相鄰的STI區(qū)域的凹部12。該凹部在隨后形成器件的源極、漏極和柵極的區(qū)域下方延伸。在 一些實(shí)施例中，半導(dǎo)體襯底1是硅襯底。在一些實(shí)施例中，凹部可以通過干蝕刻工藝來形成。 在一些實(shí)施例中，凹部深度在STI區(qū)域5的頂面下方的大約5nm至大約30nm的范圍內(nèi)。例如， 深度可以為5nm、7nm、15nm、28nm或30nm。在圖8A中示出了其中形成有凹部的襯底1。上述凹 部可以使得溝道分布更加反型(retrograde)。
[0060] 在圖7的步驟704中，執(zhí)行阱和閾值電壓(Vt)注入。圖8B示出了用于將第一雜質(zhì)類 型的摻雜雜質(zhì)引入晶體管區(qū)域3(其中將形成晶體管溝道)的阱/閾值電壓(Vt)注入操作。箭 頭15表示摻雜雜質(zhì)的引入，其中摻雜雜質(zhì)可以是P型摻雜雜質(zhì)(諸如硼或其他適當(dāng)物質(zhì))或N 型摻雜雜質(zhì)(諸如磷、銻或砷hVt注入可使用大約2keV至大約20keV的注入能量。例如，在一 些實(shí)施例中，注入能量為2.2keV、10keV、15keV或19.6keV。
[0061 ] 在一些實(shí)施例中，用于NFET的注入雜質(zhì)劑量在大約lxl012cm_3到大約9xl0 13cm_3的 范圍內(nèi)。例如，在一些實(shí)施例中，NFET中的劑量為1 · 2X 1012cm-3、5 X 1012cm-3、1 X 1013cm-3或 8.5 X 1013cm_3。在一些實(shí)施例中，用于PFET的注入雜質(zhì)劑量在大約1 X 1012cm_3到大約5 X 1013cm-3的范圍內(nèi)。例如，在一些實(shí)施例中，PFET中的劑量為1 · 2 X 1012cm-3、5 X 1012cm-3、1 X 1013cm-3或4 · 7 X 1013cm-3 Jt注入能量和劑量促成更加反型(retrograde)的溝道分布。
[0062]在圖7的步驟706中，如圖8C所示，執(zhí)行阱退火操作以激活注入的摻雜物、修復(fù)晶體 缺陷并引起摻雜雜質(zhì)的擴(kuò)散和再分布。
[0063]在圖7的步驟708中，如圖8D所示，碳化硅外延層19形成在溝道區(qū)域中的襯底上方， 并且娃外延層21形成在SiC層上方。在一些實(shí)施例中，SiC外延層19具有大約2nm至大約15nm 的厚度。例如，SiC層的厚度可以為2nm、2 · 3nm、10nm、14.5nm或15 · lnm。在一些實(shí)施例中，Si 外延層21具有大約5nm至大約30nm的厚度。例如，Si層21的厚度可以為5nm、5 · 2nm、20nm、 29nm或30. lnm。在一些實(shí)施例中，SiC層19具有小于lat-%的碳濃度。在一些實(shí)施例中，Si層 21的頂面與STI區(qū)域5的頂面具有相同高度。在其他實(shí)施例中，Si層21和STI 5的高度不同。 Si厚度和SiC層碳濃度也促進(jìn)反型的溝道分布。
[0064]在圖7的步驟710中，如圖8E所示，諸如高k介電材料的絕緣層27形成在膜層25(包 括外延SiC層19和外延硅層21)上方。高k介電層27形成在復(fù)合層25的上表面29上方。在一些 實(shí)施例中，高k介電材料包括氧化鉿(HfO)，但是在其他實(shí)施例中可以使用其他適當(dāng)?shù)母進(jìn)i 極介電材料。高k介電層27在一些實(shí)施例中具有大約2nm的厚度，但是在其他實(shí)施例中可具 有大約lnm至大約20nm的范圍內(nèi)的厚度。
[0065]在圖7的步驟712中，柵電極層形成在柵極絕緣層27上方，并且這兩層被圖案化以 形成柵電極35和柵極絕緣層31。在一些實(shí)施例中，柵電極由金屬形成。在其他實(shí)施例中，柵 電極包括多晶硅或其他適當(dāng)材料。如圖8F所示，各種圖案化技術(shù)可用于圖案化柵電極層和 柵極絕緣層27以形成柵電極35和柵極介電質(zhì)31。
[0066] 在圖7的步驟714中，執(zhí)行LDD和暈環(huán)注入:在與溝道區(qū)域37相鄰的硅層21的表面29 露出時(shí)，使用成角度的離子注入以將第一雜質(zhì)類型的附加雜質(zhì)45在溝道區(qū)域的邊緣處引入 半導(dǎo)體襯底1中。在一些實(shí)施例中，銦或BF 2被用作LDD和暈環(huán)注入的摻雜物。LDD和暈環(huán)注入 操作均穿過上表面29引入摻雜雜質(zhì)。LDD結(jié)構(gòu)43由第二雜質(zhì)類型形成，其與阱/Vt注入15的 第一雜質(zhì)類型相反。在一些實(shí)施例中，LDD區(qū)域43可以是N型，而阱/Vt注入操作可以是P型。 如圖8G中的箭頭45所示，暈環(huán)注入操作是成角度的離子注入工藝。在一些實(shí)施例中，傾斜角 度47相對(duì)于垂直方向在0度到30度的范圍內(nèi)。在一些實(shí)施例中，傾斜角度47相對(duì)于垂直方向 為15度以下。在其他實(shí)施例中，角度47大于15度。暈環(huán)注入操作將與阱/Vt注入相同的雜質(zhì) 類型的摻雜雜質(zhì)引入到溝道區(qū)域37的邊緣處而不引入到中心部分。在一些實(shí)施例中，暈環(huán) 注入操作引入P型摻雜雜質(zhì)，而在其他實(shí)施例中，注入N型摻雜雜質(zhì)。在一些實(shí)施例中，暈環(huán) 注入操作用于引入銦和碳的混合物，而在其他實(shí)施例中，暈環(huán)注入操作用于引入銦和硼(諸 如存在于BF 2中）。選擇注入條件和傾斜角度以產(chǎn)生摻雜雜質(zhì)分布并在溝道區(qū)域37的相對(duì)兩 個(gè)邊緣處產(chǎn)生高濃度摻雜區(qū)域41。
[0067]在圖7的步驟716中，形成柵極間隔件49。圖8H示出了形成間隔件49之后的結(jié)構(gòu)。間 隔件49可由氧化硅、氮化硅或它們的組合形成。
[0068] 在圖7的步驟718中，執(zhí)行源極和漏極注入。源極/漏極區(qū)域55包括與LDD區(qū)域43相 同的第二摻雜雜質(zhì)類型。在一些實(shí)施例中，LDD區(qū)域43和源極/漏極區(qū)域45是N型區(qū)域。如圖 81所示，在執(zhí)行源極/漏極形成操作之后，進(jìn)一步的處理操作用于完成晶體管的處理并將晶 體管結(jié)構(gòu)互連至其他器件和/或部件。
[0069]考慮圖81的器件的性能，通過以下等式定義有效漏極電流(Ideff):
[0070] Ieff=(Id+Id_high)/2
[0071 ]其中，當(dāng)Vd = Vdd且Vg = Vdd/2時(shí)，Id = Id_low
[0072] 當(dāng) Vd = Vdd/2 且 Vg = Vdd 時(shí)，Id = Id_high
[0073] 與不具有凹部12且不具有SiC層19、Si層21的類似器件相比，圖81的器件具有下面 參照表1所描述的特性：
[0074] 表 1
[0076] 其中，DIBL是漏致勢(shì)皇降低，
[0077] Iboff是基極(bulk)泄露電流，
[0078] Idsat是飽和電流
[0079] Rch是溝道阻抗，以及
[0080] AVT 是匹配系數(shù)= 〇AVt*(WL)1/2
[0081] 通過首先形成凹部12,圖7的方法使得溝道分布37(圖9)更反型，提高了DIBL和 Idef f JIBL改進(jìn)使得器件可變性降低以及更小的AVT。該方法允許更小的暈環(huán)注入劑量。載 流子迀移率和I〇n均得到提高。
[0082]圖9是根據(jù)模擬的由圖7的方法形成的圖81的器件中的摻雜分布的示圖。溝道區(qū)域 3具有急劇變化的反型分布34。最大的摻雜濃度在暈環(huán)區(qū)域41中，大約為1 X 1019cnf3的濃 度。高濃度區(qū)域41A(6X1018cnf 3和lX1019cnf3之間的濃度)連接兩個(gè)暈環(huán)區(qū)域41。
[0083]圖10是示出了在溝道區(qū)域37的中心（柵電極35的中心下方)處根據(jù)深度的摻雜雜 質(zhì)濃度的示圖。該分布在大約0.02μπι的深度至大約0.03μπι的深度的高濃度區(qū)域41A內(nèi)具有 峰值。
[0084] 圖11和圖13是示出了根據(jù)一些實(shí)施例的兩種變形方法的流程圖。在圖13的描述之 后提供使用這兩種變形方法形成的晶體管的特性。
[0085] 圖11是根據(jù)一些實(shí)施例的形成晶體管的方法的第一變形的流程圖。在一些實(shí)施例 中，該方法產(chǎn)生超低漏電流晶體管。分別在圖12Α至圖12Η中示出了圖11的每個(gè)步驟中的襯 底的對(duì)應(yīng)截面圖。
[0086] 在圖11的步驟1102中，如圖12Α所示，在半導(dǎo)體襯底1的晶體管區(qū)域3中形成從一個(gè) STI區(qū)域5延伸到相鄰的STI區(qū)域的凹部12。該步驟可以與圖7的步驟702相同，因此為了簡(jiǎn)化 而省略其描述。
[0087]在圖11的步驟1104中，碳化硅外延層60形成在溝道區(qū)域中的襯底上方。本征硼硅 (SiB)或磷硅(SiP)外延層61形成在碳化硅層60上。如果器件是NFET，則層61是SiB。如果器 件是PFET，則層61是SiP。在一些實(shí)施例中，SiB或SiP外延層61具有大約2nm至大約15nm的厚 度。例如，SiB或SiP層的厚度可以為2_、2.211111、1〇11111、14.6腦或15.111111。5丨8(或5丨？)層61中 的硼(或磷）的本征電荷濃度小于H^cnf^SiB或SiP劑量和厚度可用于降低Vt注入和/或暈 環(huán)注入劑量，這可以有效地降低漏電流。
[0088] 另一個(gè)碳化硅外延層62形成在SiB或SiP層61上。在一些實(shí)施例中，SiC外延層60、 62均具有大約2nm至大約15nm的厚度。例如，SiC層的厚度可以為2nm、2.3nm、10nm、14.5nm或 15. lnm。娃外延層63形成在SiC層62上方。在一些實(shí)施例中，Si外延層61、63具有大約5nm至 大約30nm的厚度。例如，Si層61、63的厚度可以為5nm、5 · 2nm、20nm、29nm或30 · lnm。在一些實(shí) 施例中，SiC層60、62具有小于lat-%的碳濃度。如上所述，SiC層62的厚度和碳濃度以及Si 層61的厚度促進(jìn)反型的溝道分布。在圖12B中示出了其上形成有四個(gè)外延層60至63的襯底 1。在一些實(shí)施例中，Si層63的頂面與STI區(qū)域5的頂面處于相同高度。在其他實(shí)施例中，Si層 63和STI 5的高度不同。
[0089] 在圖11的步驟1106中，如圖12C所示，諸如高k介電材料的絕緣層27形成在復(fù)合外 延膜結(jié)構(gòu)(包括外延SiC層60、SiB或SiP層61、SiC層62和外延硅層63)上方。高k介電層27形 成在復(fù)合層60至63(在圖12D中統(tǒng)一標(biāo)示為25)的上表面29上方。在一些實(shí)施例中，高k介電 質(zhì)27包括氧化鉿(HfO)，但是在其他實(shí)施例中可以使用其他適當(dāng)?shù)母遦柵極介電材料。高k介 電層27在一些實(shí)施例中具有2納米的厚度，但是其可以在其他實(shí)施例中具有大約1納米至大 約20納米的范圍內(nèi)的厚度。
[0090] 在圖11的步驟1108中，如圖12D所示，柵電極層形成在柵極絕緣層27上方，并且被 圖案化以形成柵電極35和柵極絕緣層31。在一些實(shí)施例中，柵電極35由金屬形成。在其他實(shí) 施例中，柵電極包括多晶硅或其他適當(dāng)材料。
[0091] 在圖11的步驟1110中，執(zhí)行LDD注入以將第二雜質(zhì)類型的雜質(zhì)45引入至半導(dǎo)體襯 底1中的與柵電極35相鄰且將成為源極和漏極區(qū)域的區(qū)域中。在一些實(shí)施例中，如圖11所 示，執(zhí)行大約l〇15cnf3以下的劑量的LDD注入，但是不需要暈環(huán)注入。在一些實(shí)施例中，銦或 BF2被用作LDD注入的摻雜物。LDD注入操作穿過上表面29引入摻雜雜質(zhì)。LDD結(jié)構(gòu)43由與阱/ Vt注入15的第一雜質(zhì)類型相反的第二雜質(zhì)類型形成。在一些實(shí)施例中，LDD區(qū)域43可以是N 型，而阱/Vt注入操作為P型。在圖12E中示出了 LDD注入。
[0092]在圖11的步驟1112中，執(zhí)行梯度注入。在梯度注入步驟中，可以相對(duì)于表面29以一 定角度從多個(gè)方向注入第一摻雜物。例如，可以相對(duì)于柵極部件從三個(gè)或四個(gè)不同的方向 注入第一摻雜物。來自多個(gè)不同方向的注入可同時(shí)或順序執(zhí)行。所得到的輕摻雜區(qū)域濃度 以梯度方式從最輕摻雜濃度(在柵極的部分(例如，與溝道區(qū)域37相鄰)下方延伸)到最高濃 度（在源極和/漏極區(qū)域的底部處）變化。在一些實(shí)施例中，注入能量從大約2KeV至大約 15keV變化。在圖12F中示出了梯度注入?yún)^(qū)域51。在一些實(shí)施例中，對(duì)于nFET和pFET來說，用 于梯度注入的劑量的范圍在大約1 X l〇13cnf3至大約1 X 1014cnf3。例如，在一些實(shí)施例中，用 于梯度注入的劑量的范圍在0.9X 1013cnf3至1.1 X 1014cnf3。上述梯度注入可以減小pn結(jié)電 場(chǎng)，從而減少漏電流。
[0093]在圖11的步驟1114中，形成柵極間隔件49。圖12G示出了形成間隔件49之后的結(jié) 構(gòu)。間隔件49可由氧化硅、氮化硅或它們的組合形成。
[0094] 在圖11的步驟1116中，執(zhí)行源極和漏極注入。如圖12H所示，源極/漏極區(qū)域55包括 與LDD區(qū)域43相同的第二摻雜雜質(zhì)類型。該步驟可與圖7的步驟718相同，因此為了簡(jiǎn)化不再 重復(fù)描述。
[0095] 圖13是根據(jù)一些實(shí)施例的方法的第二變形的流程圖。在圖14A至圖14J中分別示出 圖13的每個(gè)步驟中的襯底的對(duì)應(yīng)截面圖。
[0096] 在圖13的步驟1302中，在半導(dǎo)體襯底1的晶體管區(qū)域3中形成從一個(gè)STI區(qū)域5延伸 到相鄰的STI區(qū)域的凹部12。凹部在將形成器件的源極、漏極和柵極的區(qū)域下方延伸。在一 些實(shí)施例中，半導(dǎo)體襯底1是硅襯底。在一些實(shí)施例中，可通過干蝕刻工藝形成凹部。在一些 實(shí)施例中，凹部深度在STI區(qū)域5的頂面下方的大約5nm至大約30nm的范圍內(nèi)。該凹部厚度促 進(jìn)高度反型的溝道分布。在圖14A中示出了其中形成有凹部的襯底1。
[0097] 在圖13的步驟1304中，執(zhí)行淺閾值電壓(Vt)注入。圖14B示出了用于引入第一雜質(zhì) 類型的摻雜雜質(zhì)的阱/閾值電壓(Vt)注入操作。箭頭15表示摻雜雜質(zhì)（其可以是P型摻雜雜 質(zhì)（諸如硼或其他適當(dāng)物質(zhì)）或N型摻雜雜質(zhì)(諸如磷、銻或砷））的引入。Vt注入可使用大約 2keV至大約15keV的注入能量。例如，在一些實(shí)施例中，注入能量為2.1keV、10keV、15keVS 15.2keV〇
[0098] 在一些實(shí)施例中，用于NFET的注入雜質(zhì)劑量在大約1 .OX 1012cm-3至大約9 X 1013cnf3的范圍內(nèi)。例如，在一些實(shí)施例中，用于NFET的注入雜質(zhì)劑量在0.9 X 1012cm_3至9.5 X 1013cm_3的范圍內(nèi)。在一些實(shí)施例中，用于PFET的注入雜質(zhì)劑量在大約1.0 X 1012cm_3至大 約5 X 1013cm_3的范圍內(nèi)。例如，在一些實(shí)施例中，用于PFET的注入雜質(zhì)劑量在1.1 X 1012cm_3 至5.4X1013cnf3的范圍內(nèi)。Vt注入能量和劑量促進(jìn)高度反型的溝道分布。
[0099] 在圖13的步驟1306中，如圖14C所示，執(zhí)行阱反型操作以激活引入的摻雜物、修復(fù) 晶體缺陷并引起摻雜雜質(zhì)的擴(kuò)散和再分布。
[0100]在圖13的步驟1308中，如圖14D所示，碳化硅外延層19形成在溝道區(qū)域中的襯底上 方，并且娃外延層21形成在SiC層上方。在一些實(shí)施例中，SiC外延層19具有大約2nm至大約 15nm的厚度。在一些實(shí)施例中，Si外延層21具有大約5nm至大約30nm的厚度。在一些實(shí)施例 中，SiC層19具有小于lat-%的碳濃度。SiC層19的厚度和碳濃度以及Si層21的厚度促進(jìn)高 度反型的溝道分布。在一些實(shí)施例中，Si層21的頂面與STI區(qū)域5的頂面處于相同高度。在其 他實(shí)施例中，Si層21和STI區(qū)域5的高度不同。
[0101] 在圖13的步驟1310中，如圖14E所示。諸如高k介電材料的絕緣層27形成在膜層25 (包括外延SiC層19和外延硅層21)上方。在一些實(shí)施例中，高k介電質(zhì)包括氧化鉿(HfO)，但 是在其他實(shí)施例中使用其他適當(dāng)?shù)母遦柵極介電材料。高k介電材料27在一些實(shí)施例中具有 2納米的厚度，但是在其他實(shí)施例中可具有大約1納米至大約20納米的范圍內(nèi)的厚度。
[0102] 在圖13的步驟1312中，柵電極層形成在柵極絕緣層27上方，并且它們均被圖案化 以形成柵電極35和柵極絕緣層31。在一些實(shí)施例中，柵電極由金屬形成。在圖14F中示出了 所得到的結(jié)構(gòu)。
[0103] 在圖13的步驟1314中，如圖14G中的箭頭45所示執(zhí)行LDD和暈環(huán)注入，在一些實(shí)施 例中，LDD劑量小于1015cnf3,并且暈環(huán)劑量小于1013cnf 3。在其他方面中，LDD和暈環(huán)注入操作 可以與上面參照?qǐng)D7所描述的相同，因此為了簡(jiǎn)化不再重復(fù)描述。
[0104] 在圖13的步驟1316中，如圖14H所示執(zhí)行梯度注入。在一些實(shí)施例中，梯度注入步 驟如上面參照?qǐng)D11的步驟1112所述，因此為了簡(jiǎn)化不再重復(fù)描述。
[0105]在圖13的步驟1318中，形成柵極間隔件49。圖141示出了形成間隔件49之后的結(jié) 構(gòu)。間隔件49可由氧化硅、氮化硅或它們的組合形成。
[0106] 在圖13的步驟1320中，執(zhí)行源極和漏極注入。源極/漏極區(qū)域55包括與LDD區(qū)域43 相同的第二摻雜雜質(zhì)類型。在一些實(shí)施例中，LDD區(qū)域43和源極/漏極區(qū)域45是N型區(qū)域。在 如圖14J所示執(zhí)行源極/漏極形成操作之后，進(jìn)一步的處理操作用于完成晶體管的處理并將 晶體管結(jié)構(gòu)互連至其他器件和/或部件。
[0107] 對(duì)于圖15A所示的器件，與不具有凹部和不具有梯度注入?yún)^(qū)域51的基線 (baseline)結(jié)構(gòu)相比，在表2中示出了模擬的特性的實(shí)例。表2總結(jié)了分別根據(jù)圖11和圖13 的一些實(shí)施例中所示方法的兩個(gè)變形而形成的晶體管的特性。
[0108] 表2
[0110]應(yīng)注意，與其漏電流數(shù)值為263.6的不具有凹部、不具有位于柵極介電質(zhì)31下方的 膜堆疊件60至63以及不具有梯度注入?yún)^(qū)域51的基線器件相比，由圖13的方法形成的器件具 有122.3的低漏電流(11?^〇。表2中的518或51?劑量和厚度減小了￥0主入和暈環(huán)注入劑量， 這又可以有效地降低漏電流。與基線器件相比，由圖11的方法形成的器件具有46.5的更低 的漏電流（Iboff)。在一些實(shí)施例中，Iboff可以降低到基線器件的0.2倍。在各個(gè)實(shí)施例中， 可以通過以下幾種方式降低漏電流：多層外延層（SiC/Si或SiC/SiB/SiC/Si);消除暈環(huán)注 入41(或者在一些實(shí)施例中為比基線器件小的暈環(huán)注入）；在形成凹部之后增加梯度注入?yún)^(qū) 域51;和/或根據(jù)溝道區(qū)域37的中心下方的深度而急劇變化的反型溝道雜質(zhì)分布。
[0111] 圖15A至圖15D示出了用于根據(jù)圖11和圖13的方法的器件的模擬結(jié)果。圖15A示出 了根據(jù)一些實(shí)施例的由圖13的方法形成的器件的雜質(zhì)濃度。溝道區(qū)域37中大約15nm至大約 25nm的深度處的第二雜質(zhì)的濃度為3.8乂10'1^ 3。0)0區(qū)域中的第一雜質(zhì)類型的濃度為大 約1.3X1017cnf3,并且源極和漏極區(qū)域中的第一雜質(zhì)類型的濃度為大約5Χ10 2()αιΓ3。
[0112] 圖15C示出了根據(jù)沿著圖15Α的線15C-15C的深度由圖11和圖13的方法形成的器件 在溝道區(qū)域3的中心處的凈摻雜濃度。曲線1301是不具有任何凹部、SiB層或梯度注入的基 線器件的摻雜分布。曲線1302示出了根據(jù)一些實(shí)施例的如圖11所示具有SiC/SiB/SiC/Si膜 堆疊件60至63和梯度注入51的器件的摻雜分布。曲線1303示出了根據(jù)一些實(shí)施例的具有淺 vt注入、阱退火、SiC/Si膜堆疊件19、21、暈環(huán)41和梯度注入51的器件的摻雜分布。曲線1302 和1303中的摻雜分布達(dá)到更高的峰值濃度并更快速地降低。
[0113] 圖15D示出了沿著圖15A中的線15D-15D，通過圖11和圖13的方法形成的器件沿著 穿過溝道區(qū)域3的水平截線15D-15D的凈摻雜濃度。曲線1311是基線器件(不具有SiC/SiB/ SiC/Si膜堆疊件60至63和梯度注入51)的分布。曲線1312示出了根據(jù)一些實(shí)施例的如圖11 所示具有SiC/SiB/SiC/Si膜堆疊件60至63和梯度注入51的器件的摻雜分布。曲線1313示出 了根據(jù)一些實(shí)施例的如圖13所示具有淺Vt注入、阱退火、SiC/Si膜堆疊件19、21、暈環(huán)41和 梯度注入51的器件的摻雜分布。曲線1312和1313中的摻雜分布在溝道的中心處達(dá)到較高峰 值濃度，并且朝著溝道區(qū)域的邊緣更迅速地下降。
[0114] 圖15B示出了根據(jù)圖11的方法的器件的漏電流（Iboff hS/D區(qū)域中的泄露電流大 約為1.58X10_nA-cnf2。與不具有凹部12以及不具有SiC層19、Si層21的類似器件相比，圖 lf5D的器件具有在上面表3中描述的特性。
[0115] 在一些實(shí)施例中，一種方法在半導(dǎo)體襯底上形成晶體管。該方法包括:在將第一雜 質(zhì)類型的摻雜雜質(zhì)注入到溝道中之后，在晶體管溝道上方形成柵電極之前以及在執(zhí)行注入 第一雜質(zhì)類型的又一些摻雜雜質(zhì)的角度離子注入操作之前，在晶體管溝道上方形成復(fù)合膜 結(jié)構(gòu)，復(fù)合膜結(jié)構(gòu)包括設(shè)置在碳化硅層上方的硅層。
[0116] 在一些實(shí)施例中，晶體管設(shè)置在半導(dǎo)體襯底上。晶體管包括形成在溝道區(qū)域中的 柵電極，其中溝道區(qū)域位于形成在襯底表面上方的柵極介電質(zhì)上方。晶體管還包括形成在 溝道區(qū)域中的襯底中的晶體管溝道，并在襯底表面下方大約10納米至30納米處具有峰值摻 雜濃度，表面摻雜濃度在表面處小于約le 18Cnf3,并且晶體管溝道的邊緣部分在柵電極的相 對(duì)邊緣下方對(duì)齊并具有比溝道中心部分更大的摻雜濃度。
[0117] 在一些實(shí)施例中，一種用于形成晶體管的方法包括:在半導(dǎo)體襯底的晶體管區(qū)域 中形成凹部;將第一雜質(zhì)類型的雜質(zhì)引入到晶體管區(qū)域中；在晶體管區(qū)域中的溝道區(qū)域上 方形成碳化硅層;在碳化硅層上方形成硅層;在溝道區(qū)域上方的硅層上方形成柵極介電質(zhì)； 在溝道區(qū)域上方的柵極介電質(zhì)上方形成柵電極；以及執(zhí)行成角度的離子注入以在溝道區(qū)域 的邊緣處將第一雜質(zhì)類型的附加雜質(zhì)引入到半導(dǎo)體襯底中，同時(shí)與溝道區(qū)域相鄰露出硅層 的表面。
[0118] 在一些實(shí)施例中，一種用于形成晶體管的方法包括:在半導(dǎo)體襯底的晶體管區(qū)域 中形成凹部;在晶體管區(qū)域中的溝道區(qū)域上方形成第一碳化硅層;在第一碳化硅層上方形 成SiB或SiP層;在SiB或SiP層上方形成第二碳化硅層;在第二碳化硅層上方形成硅層;在溝 道區(qū)域上方的硅層上方形成柵極介電質(zhì)；在溝道區(qū)域上方的柵極介電質(zhì)上方形成柵電極； 以及在晶體管區(qū)域中執(zhí)行梯度注入。
[0119] 在一些實(shí)施例中，一種晶體管包括具有晶體管區(qū)域的半導(dǎo)體襯底，晶體管區(qū)域中 具有凹部，襯底在晶體管區(qū)域中具有第一雜質(zhì)類型的雜質(zhì)。碳化硅層位于晶體管區(qū)域中的 溝道區(qū)域上方。硅層位于碳化硅層上方。柵極介電質(zhì)位于溝道區(qū)域上方的硅層上方。柵電極 位于溝道區(qū)域上方的柵極介電質(zhì)上方。在溝道區(qū)域的邊緣處，在半導(dǎo)體襯底中設(shè)置第一雜 質(zhì)類型的雜質(zhì)。在晶體管區(qū)域的源極和漏極區(qū)域中設(shè)置與第一類型相反的第二類型的雜質(zhì) 的梯度注入劑量。
[0120]前面僅示出了本公開的原理。因此，應(yīng)該理解，本領(lǐng)域技術(shù)人員能夠?qū)崿F(xiàn)具體化本 公開原理且包括在本發(fā)明精神和范圍中的各種配置，盡管在本文沒有明確描述或示出。此 外，本文引用的所有實(shí)例和條件語言被構(gòu)建為不限于這些具體引用的實(shí)例和條件。此外，本 文應(yīng)用本公開的原理、方面和實(shí)施例的所有表述及其具體實(shí)例包括了結(jié)構(gòu)和功能等效。此 外，這些等效包括當(dāng)前已知的等效和將來開放的等效，即被開發(fā)來執(zhí)行相同功能的任何元 件而與結(jié)構(gòu)無關(guān)。
[0121]示例性實(shí)施例的描述結(jié)合作為整個(gè)說明書一部分的附圖來閱讀。在說明書中，諸 如"下"、"上"、"水平"、"垂直"、"之上"、"之下"、"上"、"下"、"頂部"和"底部"及其衍生詞（例 如，"水平地"、"向下地"、"向上地"等)應(yīng)該構(gòu)建為表示討論的附圖所述或所示的定向。這些 相對(duì)術(shù)語用于描述而不要求特定定向構(gòu)建或操作的裝置。關(guān)于附接、耦合等的術(shù)語(諸如 "連接"和"互連"）是指結(jié)構(gòu)直接相互固定或附接或間接通過中間結(jié)構(gòu)固定或附接的關(guān)系以 及可移動(dòng)或剛性附接或關(guān)系，除非另有明確描述。
[0122]盡管根據(jù)示例性實(shí)施例描述了本公開，但不限于此。此外，所附權(quán)利要求應(yīng)該被廣 泛理解，以包括本領(lǐng)域技術(shù)人員制造的本公開的其他變形和實(shí)施例，而不背離本公開的等 效的范圍。
【主權(quán)項(xiàng)】
1. 一種用于形成晶體管的方法，包括： 在半導(dǎo)體襯底的晶體管區(qū)域中形成凹部； 將具有第一雜質(zhì)類型的雜質(zhì)引入至所述晶體管區(qū)域中； 在所述晶體管區(qū)域中的溝道區(qū)域上方形成碳化硅層； 在所述碳化硅層上方形成硅層； 在所述溝道區(qū)域上方的所述硅層上方形成柵極介電質(zhì)； 在所述溝道區(qū)域上方的所述柵極介電質(zhì)上方形成柵電極；以及 當(dāng)與所述溝道區(qū)域相鄰的所述硅層的表面露出時(shí)，執(zhí)行成角度的離子注入以在所述溝 道區(qū)域的邊緣處將具有所述第一雜質(zhì)類型的附加雜質(zhì)引入所述半導(dǎo)體襯底。2. 根據(jù)權(quán)利要求1所述的方法，其中，以下條件中的至少一個(gè)被滿足： 所述凹部具有大約5nm至大約30nm的深度； 利用大約2keV至大約20keV的能量執(zhí)行引入所述雜質(zhì)的步驟；以及 所述娃層具有大約5nm至大約30nm的厚度3. 根據(jù)權(quán)利要求1所述的方法，其中，以下條件中的至少一個(gè)被滿足： 所述晶體管是n-MOSFET，并且引入步驟提供大約1012cnf3至大約9X1013cnf 3的雜質(zhì)濃 度；以及 所述晶體管是P-M0SFET，并且引入步驟提供大約1012cnf3至大約5X1013cnf 3的雜質(zhì)濃 度。4. 一種用于形成晶體管的方法，包括： 在半導(dǎo)體襯底的晶體管區(qū)域中形成凹部； 在所述晶體管區(qū)域中的溝道區(qū)域上方形成第一碳化硅層； 在所述第一碳化硅層上方形成SiB或SiP層； 在所述SiB或SiP層上方形成第二碳化硅層； 在所述第二碳化硅層上方形成硅層； 在所述溝道區(qū)域上方的所述硅層上方形成柵極介電質(zhì)； 在所述溝道區(qū)域上方的所述柵極介電質(zhì)上方形成柵電極；以及 在所述晶體管區(qū)域中執(zhí)行梯度注入。5. 根據(jù)權(quán)利要求4所述的方法，其中，以下條件中的至少一個(gè)被滿足： 所述凹部具有大約5nm至大約30nm的深度；以及 所述梯度注入具有大約2keV至大約14keV的能量。6. 根據(jù)權(quán)利要求4所述的方法，其中，以下條件中的至少一個(gè)被滿足： 所述SiB或SiP層具有大約102()αιΓ3以下的本征硼或磷濃度；以及 所述SiB或SiP層具有大約2nm至大約15nm的厚度。7. 根據(jù)權(quán)利要求4所述的方法，還包括:在形成所述柵電極和執(zhí)行所述梯度注入之間執(zhí) 行輕摻雜漏極注入。8. -種晶體管，包括： 半導(dǎo)體襯底，具有晶體管區(qū)域，所述晶體管區(qū)域中具有凹部，所述襯底在所述晶體管區(qū) 域中具有第一雜質(zhì)類型的雜質(zhì)； 碳化硅層，位于所述晶體管區(qū)域上方的溝道區(qū)域上方； 硅層，位于所述碳化硅層上方； 柵極介電質(zhì)，位于所述溝道區(qū)域上方的所述硅層上方； 柵電極，位于所述溝道區(qū)域上方的所述柵極介電質(zhì)上方； 第一雜質(zhì)類型的附加雜質(zhì)，位于所述溝道區(qū)域的邊緣處的所述半導(dǎo)體襯底中；以及 與所述第一類型相反的第二類型的雜質(zhì)的梯度注入劑量，位于所述晶體管區(qū)域的源極 和漏極區(qū)域中。9. 根據(jù)權(quán)利要求8所述的晶體管，其中，所述凹部具有大約5nm至大約30nm的深度。10. 根據(jù)權(quán)利要求9所述的晶體管，其中，所述娃層具有大約5nm至大約30nm的厚度。11. 根據(jù)權(quán)利要求8所述的晶體管，其中，以下條件中的至少一個(gè)被滿足： 所述晶體管具有輕摻雜漏極區(qū)域，所述輕摻雜漏極區(qū)域具有大約l〇15cnf3或更少的雜質(zhì) 劑量；以及 所述晶體管在襯底的上表面下方的大約20nm至大約30nm處具有峰值摻雜雜質(zhì)濃度。12. 根據(jù)權(quán)利要求8所述的晶體管，其中，以下條件中的至少一個(gè)被滿足： 所述附加雜質(zhì)具有大約l〇13cnf3或更少的濃度； 所述碳化硅層具有大約1 %或更少的碳原子百分比；以及 所述柵極介電質(zhì)包括高k介電材料。
【文檔編號(hào)】H01L21/336GK106024629SQ201610188811
【公開日】2016年10月12日
【申請(qǐng)日】2016年3月29日
【發(fā)明人】余宗興, 劉佳雯, 后藤賢, 后藤賢一
【申請(qǐng)人】臺(tái)灣積體電路制造股份有限公司