基于ltps半導(dǎo)體薄膜晶體管的goa電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種基于LTPS半導(dǎo)體薄膜晶體管的G0A電路。
【背景技術(shù)】
[0002]液晶顯示器(Liquid Crystal Display，LCD)具有機(jī)身薄、省電、無福射等眾多優(yōu)點(diǎn)，得到了廣泛的應(yīng)用。如:液晶電視、移動電話、個人數(shù)字助理(PDA)、數(shù)字相機(jī)、計算機(jī)屏幕或筆記本電腦屏幕等，在平板顯示領(lǐng)域中占主導(dǎo)地位。
[0003]G0A技術(shù)(Gate Driver on Array)即陣列基板行驅(qū)動技術(shù)，是運(yùn)用液晶顯示面板的原有陣列制程將水平掃描線的驅(qū)動電路制作在顯示區(qū)周圍的基板上，使之能替代外接集成電路板((Integrated Circuit，1C)來完成水平掃描線的驅(qū)動。GOA技術(shù)能減少外接1C的焊接(bonding)工序，有機(jī)會提升產(chǎn)能并降低產(chǎn)品成本，而且可以使液晶顯示面板更適合制作窄邊框或無邊框的顯示產(chǎn)品。
[0004]隨著低溫多晶娃(Low Temperature Poly_silicon，LTPS)半導(dǎo)體薄膜晶體管的發(fā)展，LTPS-TFT液晶顯示器也越來越受關(guān)注，LTPS-TFT液晶顯示器具有高分辨率、反應(yīng)速度快、高亮度、高開口率等優(yōu)點(diǎn)。由于低溫多晶硅較非晶硅(a-Si)的排列有次序，低溫多晶硅半導(dǎo)體本身具有超高的電子迀移率，比非晶硅半導(dǎo)體相對高100倍以上，可以采用G0A技術(shù)將柵極驅(qū)動器制作在薄膜晶體管陣列基板上，達(dá)到系統(tǒng)整合的目標(biāo)、節(jié)省空間及驅(qū)動1C的成本。
[0005]請參閱圖1，現(xiàn)有的一種基于LTPS半導(dǎo)體薄膜晶體管的G0A電路，包括級聯(lián)的多個G0A單元，設(shè)η為正整數(shù)，第η級G0A單元包括:第一薄膜晶體管T1，所述第一薄膜晶體管T1的柵極電性連接于第Μ條時鐘信號CK(M)，源極電性連接于上一級第η-l級G0A單元的輸出端G(η-1)，漏極電性連接于第三節(jié)點(diǎn)K(n);第二薄膜晶體管Τ2，所述第二薄膜晶體管Τ2的柵極電性連接于第一節(jié)點(diǎn)Q(n)，源極電性連接于第M+1條時鐘信號CK(M+1)，漏極電性連接于輸出端G(n);第三薄膜晶體管T3，所述第三薄膜晶體管T3的柵極電性連接于第M+2條時鐘信號CK(M+2)，漏極電性連接于第三節(jié)點(diǎn)K(n)，源極電性連接于下一級第n+1級G0A單元的輸出端G(n+1);第四薄膜晶體管T4，所述第四薄膜晶體管T4的柵極電性連接于第M+3條時鐘信號CK(M+3)，漏極電性連接于輸出端G(n)，源極電性連接于恒壓低電位VGL;第五薄膜晶體管T5，所述第五薄膜晶體管T5的柵極電性連接于恒壓高電位VGH，源極電性連接于第三節(jié)點(diǎn)K(n)，漏極電性連接于第一節(jié)點(diǎn)Q(n);第六薄膜晶體管Τ6，所述第六薄膜晶體管Τ6的柵極電性連接于第二節(jié)點(diǎn)P(n)，漏極電性連接于第三節(jié)點(diǎn)K(n)，源極電性連接于恒壓低電位VGL;第七薄膜晶體管Τ7，所述第七薄膜晶體管Τ7的柵極電性連接于第二節(jié)點(diǎn)Ρ(η)，漏極電性連接于輸出端G(n)，源極電性連接于恒壓低電位VGL;第八薄膜晶體管Τ8，所述第八薄膜晶體管Τ8的柵極電性連接于第三節(jié)點(diǎn)K(n)，漏極電性連接于第二節(jié)點(diǎn)P(n)，源極電性連接于恒壓低電位VGL;第九薄膜晶體管T9，所述第九薄膜晶體管T9的柵極與源極均電性連接于第M+1條時鐘信號CK(M+1)，漏極電性連接于第二節(jié)點(diǎn)P(n);第一電容C1，所述第一電容C1的一端電性連接于第一節(jié)點(diǎn)Q(n)，另一端電性連接于輸出端G(n);第二電容C2，所述第二電容C2的一端電性連接于第二節(jié)點(diǎn)P(n)，另一端電性連接于恒壓低電位VGL。
[0006]圖1所示的GOA電路既可以正向掃描也可以反向掃描，正、反向掃描的工作過程類似。請結(jié)合圖1與圖2，以正向掃描為例，在正向掃描時，其工作過程為:首先，第Μ條時鐘信號CK(M)與第η-l級G0A單元的輸出端G(n-l)均提供高電位，第一、及第五薄膜晶體管Τ1、Τ5打開，第一節(jié)點(diǎn)Q(n)被預(yù)充電至高電位;然后，第Μ條時鐘信號CK(M)與第η-l級G0A單元的輸出端G(n-l)變?yōu)榈碗娢?，第?1條時鐘信號CK(M+1)提供高電位，第一節(jié)點(diǎn)Q(n)因第一電容C1的存儲作用保持高電位，第二薄膜晶體管T2打開，輸出端G (η)輸出第Μ+1條時鐘信號CK (Μ+1)的高電位，并使得第一節(jié)點(diǎn)Q(n)被抬升至更高的電位，同時第八薄膜晶體管Τ8打開，第二節(jié)點(diǎn)P (η)被拉低至恒壓低電位VGL，第六、及第七薄膜晶體管Τ6、Τ7關(guān)閉，；接下來，第Μ+2條時鐘信號CK(M+2)與第n+1級G0A單元的輸出端G(n+1)均提供高電位，第一節(jié)點(diǎn)Q(n)仍為高電位，第M+1條時鐘信號CK(M+1)降低為低電位，輸出端G(n)輸出第M+1條時鐘信號CK(M+1)的低電位;再接下來，第Μ條時鐘信號CK(M)再次提供高電位，第η-l級GOA單元的輸出端G(n-1)保持低電位，第一薄膜晶體管T1打開拉低第一節(jié)點(diǎn)Q(n)至低電位，第八薄膜晶體管T8關(guān)閉；隨后，第M+1條時鐘信號CK(M+1)提供高電位，第九薄膜晶體管T9打開，第二節(jié)點(diǎn)P(n)被充電至第M+1條時鐘信號CK(M+1)的高電位，第六、及第七薄膜晶體管T6、T7打開，分別繼續(xù)拉低第一節(jié)點(diǎn)Q(n)與輸出端G(n)至恒壓低電位VGL，在第二電容C2的存儲作用下，第二節(jié)點(diǎn)P(n)持續(xù)保持高電位，第六、及第七薄膜晶體管T6、T7打開，保持第一節(jié)點(diǎn)Q(n)與輸出端G(η)的低電位。
[0007]在上述現(xiàn)有的基于LTPS半導(dǎo)體薄膜晶體管的G0A電路中，對于任一級G0A單元，第二節(jié)點(diǎn)Ρ(η)的電位和輸出端G(n)的輸出信號均是通過第Μ+1條時鐘信號CK(M+1)控制的，而第一節(jié)點(diǎn)Q(n)通過第Μ條時鐘信號CK(M)和第M+2條時鐘信號CK(M+2)來實(shí)現(xiàn)充放電，這種方式會增加時鐘信號的負(fù)載(Loading)，且G0A電路往往采用多級連接，導(dǎo)致時鐘信號的負(fù)載被進(jìn)一步放大，會導(dǎo)致嚴(yán)重的輸出延遲(Delay)，進(jìn)而造成GOA電路功能失效。
[0008]隨著液晶顯示裝置的發(fā)展與普及，市場越來越要求盡量使液晶顯示面板的外框窄邊框化，所以為了實(shí)現(xiàn)窄邊框設(shè)計，G0A電路在設(shè)計時也不希望有過多的薄膜晶體管。

【發(fā)明內(nèi)容】

[0009]本發(fā)明的目的在于提供一種基于LTPS半導(dǎo)體薄膜晶體管的G0A電路，其時鐘信號僅負(fù)責(zé)對應(yīng)級G0A單元的輸出，能夠有效的降低時鐘信號的負(fù)載，保證多級G0A單元連接后時鐘信號的整體負(fù)載降低，在提升G0A電路的輸出穩(wěn)定性的同時兼顧窄邊框設(shè)計。
[0010]為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種基于LTPS半導(dǎo)體薄膜晶體管的G0A電路，包括:級聯(lián)的多級G0A單元，每一級G0A單元均包括:掃描控制單元、輸出單元、及節(jié)點(diǎn)控制單元；
[0011 ]設(shè)η為正整數(shù)，除第一級、第二級、倒數(shù)第二級、及最后一級G0A單元外，在第η級G0A單元中:
[0012]所述掃描控制單元包括:第一薄膜晶體管，所述第一薄膜晶體管的柵極電性連接于上兩級第η-2級G0A單元的輸出端，源極電性連接于正向掃描直流控制信號，漏極電性連接于第三節(jié)點(diǎn)；以及第三薄膜晶體管，所述第三薄膜晶體管的柵極電性連接于下兩級第η+2級GOA單元的輸出端，源極電性連接于反向掃描直流控制信號，漏極電性連接于第三節(jié)點(diǎn)；
[0013]所述輸出單元包括:第二薄膜晶體管，所述第二薄膜晶體管的柵極電性連接于第一節(jié)點(diǎn)，源極電性連接于第Μ條時鐘信號，漏極電性連接于輸出端；以及自舉電容，所述自舉電容的一端電性連接于第一節(jié)點(diǎn)，另一端電性連接于輸出端；
[0014]所述節(jié)點(diǎn)控制單元包括:第四薄膜晶體管，所述第四薄膜晶體管的柵極電性連接于恒壓高電位，源極電性連接于第三節(jié)點(diǎn)，漏極電性連接于第一節(jié)點(diǎn)；第五薄膜晶體管，所述第五薄膜晶體管的柵極電性連接于第二節(jié)點(diǎn)，漏極電性連接于第三節(jié)點(diǎn)，源極電性連接于恒壓低電位;第六薄膜晶體管，所述第六薄膜晶體管的柵極電性連接于第二節(jié)點(diǎn)，漏極電性連接于輸出端，源極電性連接于恒壓低電位;第七薄膜晶體管，所述第七薄膜晶體管的柵極電性連接于恒壓高電位，源極電性連接于第四節(jié)點(diǎn)，漏極電性連接于第二節(jié)點(diǎn);第八薄膜晶體管，所述第八薄膜晶體管的柵極電性連接于第三節(jié)點(diǎn)，漏極電性連接于第四節(jié)點(diǎn)，源極電性連接于恒壓低電位;第九薄膜晶體管，所述第九薄膜晶體管的柵極與源極均電性連接于正向掃描直流控制信號，漏極電性連接于第四節(jié)點(diǎn)；以及第十薄膜晶體管，所述第十薄膜晶體管的柵極與源極均電性連接于反向掃描直流控制信號，漏極電性連接于第四節(jié)點(diǎn)；
[0015]所述正向掃描直流控制信號與反向掃描直流控制信號的電位相反。
[0016]第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電位均受正向掃描直流控制信號與反向掃描直流控制信號的控制。
[0017]在第一級G0A單元和第二級G0A單元中，所述第一薄膜晶體管的柵極均電性連接于電路起始信號。
[0018]在倒數(shù)第二級G0A單元