專利名稱：制作半導體內(nèi)建應力納米線以及半導體器件的方法
技術領域：
本發(fā)明涉及一種半導體器件的生產(chǎn)エ藝，尤其涉及ー種制作內(nèi)建應カ納米線的方法、以及制作NWFET半導體器件的方法。
背景技術：
當前，在先進半導體器件制造中引入應變工程非常普遍，對于溝道方向晶向為<110>的M0SFET，當溝道方向具有張應カ時，可以有效增大NM0SFET的電流驅(qū)動能力，而當溝道方向具有壓應カ時，可以有效增大PM0SFET的電流驅(qū)動能力。同樣道理，對于最先進的半導體納米線場效應晶體管(Nanowire Field EffectTransistor, NWFET)，如果在其納米線長度方向(即溝道方向)引入應變工程，也將大大增大NWFET的電流驅(qū)動能力。如Masumi Saitoh等人在IEDM2010會議論文“Understanding of Short-Channel Mobility in Tri-Gate Nanowire MOSFETs and Enhanced StressMemorization Technique for Performance Improvement” 中手艮道 Ji 在針對 <110> 晶向NW-FET中引入應カエ程后(采用應カ記憶技術，SMT),電流驅(qū)動能力增大了 58%。美國專利US 2011/0104860 Al公開了ー種內(nèi)建應カ半導體納米線制備方法，它基于具有埋氧層的半導體襯底(如SOI襯底)，在半導體納米線制備完成后，沉積ー層應變薄膜層(壓應變薄膜層或者張應變薄膜層)，如應變氮化硅層。如果需要最終的半導體納米線中沿長度方向(即NWFET溝道方向)具有張應力，則先沉積ー層具有壓應變的薄膜層，在后續(xù)將柵極區(qū)域的應變薄膜刻蝕以后，由于兩邊源漏區(qū)域的應變薄膜的收縮作用，使得柵極區(qū)域(即溝道區(qū)域)的半導體納米線具有張應力。在柵極エ藝完成后，這種半導體納米線長度方向(即NWFET溝道方向)的張應カ就被固定在半導體納米線中，后續(xù)壓應變薄膜層去除后也不會使這種張應カ消失。如果需要最終的半導體納米線中沿長度方向(即NWFET溝道方向)具有壓應力，則先沉積ー層具有張應變的薄膜層，在后續(xù)將柵極區(qū)域的應變薄膜刻蝕以后，由于兩邊源漏區(qū)域的應變薄膜的張力作用，使得柵極區(qū)域(即溝道區(qū)域)的半導體納米線具有壓應力。在柵極エ藝完成后，這種半導體納米線長度方向(即NWFET溝道方向)的壓應カ就被固定在半導體納米線中，后續(xù)張應變薄膜層去除后也不會使這種壓應カ消失。下面分析第一種狀況，即最終的半導體納米線中沿長度方向(即NWFET溝道方向)張應カ狀況
如圖15所示，該結構的半導體納米線32C是與半導體襯墊(Pad)32A和32B相連，而半導體襯墊32A和32B又與絕緣基底22A和22B相連，在其エ藝制備過程有ー個步驟是，包裹在半導體納米線上的壓應變薄膜被刻蝕掉而只保留包裹在半導體襯墊32A和32B上的壓應變薄膜，這時，受兩邊收縮應力作用，半導體納米線32C所受到的力其實不是在水平方向的，而是如圖中標出的水平向下一定角度的反向張應力。當半導體納米線足夠細時，這種不在水平方向的反向張應カ可能會造成半導體納米線中間部位發(fā)生錯位，甚至斷裂。下面分析第二種狀況，即最終的半導體納米線中沿長度方向(即NWFET溝道方向)壓應カ狀況
如圖16所示，該結構的半導體納米線32C是與半導體襯墊(Pad)32A和32B相連，而半導體襯墊32A和32B又與絕緣基底22A和22B相連，在其エ藝制備過程有ー個步驟是，包裹在半導體納米線上的張應變薄膜被刻蝕掉而只保留包裹在半導體襯墊32A和32B上的張應變薄膜，這時，受兩邊張應力作用，半導體納米線32C所受到的力其實不是在水平方向的，而是如圖中標出的水平向上一定角度的反向壓應力。當半導體納米線足夠細時，這種不在水平方向的反向壓應カ可能會造成半導體納米線中間部位發(fā)生錯位，甚至斷裂。

發(fā)明內(nèi)容
本發(fā)明所要解決的是現(xiàn)有技術(如US2011/0104860A1)中半導體納米線反向內(nèi)建應カ不在水平方向的問題。本發(fā)明的目的是提供ー種制作內(nèi)建應カ納米線的方法、ー種制作半導體器件的方 法、以及上述方法制作的半導體器件，能夠避免半導體納米線反向內(nèi)建應カ不在水平方向的問題，從而避免了半導體納米線中間部位可能發(fā)生的發(fā)生錯位，甚至斷裂問題。本發(fā)明的第一個目的是提供ー種制作半導體內(nèi)建應カ納米線的方法，步驟包括 步驟1，提供半導體襯底，所述半導體襯底包括位于頂層的半導體層(如硅層)和頂層半
導體層下方的埋氧層，頂層半導體層中含有雜質(zhì)離子；
步驟2，在頂層半導體中確定半導體納米線場效應晶體管制備區(qū)域，通過刻蝕制備所述半導體納米線場效應晶體管區(qū)域，刻蝕至埋氧層，并刻蝕去除部分埋氧層，使刻蝕區(qū)域的埋氧層上表面低于半導體納米線場效應晶體管區(qū)域埋氧層上表面；所述半導體納米線場效應晶體管區(qū)域包括兩端的源漏襯墊，以及連接兩端的納米線區(qū)域；
步驟3，去除納米線區(qū)域下方的部分埋氧層，使納米線區(qū)域與埋氧層分離；
步驟4，在納米線區(qū)域制備半導體納米線；
步驟5，頂層半導體表面以及埋氧層表面沉積應變薄膜；
步驟6，沉積無定形碳層(AC層)，使頂層半導體層與埋氧層之間的空隙中填充無定形碳。 接下來，即可用于制備柵極，并制成半導體器件。本發(fā)明的第二個目的是提供ー種制作NWFET半導體器件的方法，步驟包括
步驟1，提供半導體襯底，所述半導體襯底包括位于頂層的半導體層(如硅層)和頂層半導體層下方的埋氧層，頂層半導體層中含有雜質(zhì)離子；
步驟2，在頂層半導體中確定半導體納米線場效應晶體管制備區(qū)域，通過刻蝕制備所述半導體納米線場效應晶體管區(qū)域，刻蝕至埋氧層，并刻蝕去除部分埋氧層，使刻蝕區(qū)域的埋氧層上表面低于半導體納米線場效應晶體管區(qū)域埋氧層上表面；所述半導體納米線場效應晶體管區(qū)域包括兩端的源漏襯墊，以及連接兩端的納米線區(qū)域；
步驟3，去除納米線區(qū)域下方的部分埋氧層，是納米線區(qū)域與埋氧層分離；
步驟4，在納米線區(qū)域制備半導體納米線；
步驟5，頂層半導體表面以及埋氧層表面沉積應變薄膜；
步驟6，沉積無定形碳層，使頂層半導體層與埋氧層之間的空隙中填充無定形碳；
步驟7，確定柵極區(qū)，并刻蝕去除柵極區(qū)的應變薄膜，刻蝕至埋氧層，暴露出柵極區(qū)的納米線；
步驟8，在暴露出的納米線表面沉積柵氧層，在柵極區(qū)沉積柵極材料，形成柵極；
步驟9，去除AC層及剩余的應變薄膜，沉積側墻，然后進行源漏注入エ藝、金屬硅合金エ藝；最后再源區(qū)、漏區(qū)以及柵極上方進行接觸孔制作エ藝，將柵極、源極、漏極引出，制備半導體器件。本發(fā)明的第三個方面是提供一種上述方法制作的NMFET半導體器件。本發(fā)明上述內(nèi)容中，所述硅襯底可以是任意SOI硅片。其中，埋氧層厚度優(yōu)選為10 IOOOnm,頂層半導體層厚度優(yōu)選為10 200nm。本發(fā)明所述“頂層半導體層中包括雜質(zhì)離子”，可以是通過離子注入、或頂層半導體層原始包括雜質(zhì)離子來實現(xiàn)，其作為后續(xù)NWFET溝道摻雜離子。 本發(fā)明上述內(nèi)容中，半導體納米線截面形狀可以是圓形、橢圓形，或橫向或縱向跑道的形狀。本發(fā)明上述內(nèi)容中，所述應變薄膜可以是本領域技術任意已知可用的任意材料，優(yōu)選為氮化硅。其中，所述應變薄膜可以是壓應カ薄膜，以滿足后續(xù)納米線長度方向(NWFET溝道方向)具有張應力。其中，所述應變薄膜可以是張應カ薄膜，以滿足后續(xù)納米線長度方向(NWFET溝道方向)具有壓應力。本發(fā)明上述內(nèi)容中，所述柵氧層材料可以是本領域技術人員已知的任意可用的材料，如ニ氧化硅、SiON、Si3N4、高K材料或上述物質(zhì)的任意組合。本發(fā)明上述內(nèi)容中，所述高K材料可以為Hf02、ZrO2, La203、A1203、TiO2, SrTiO3>LaAlO3' Y2O3> HfOxNy、ZrOxNy, La2OxNy, Al2OxNy' TiOxNy、SrTiOxNy, LaA10xNy、Y2OxNy 的ー種或任意組合。本發(fā)明上述內(nèi)容中，所述柵極材料可以是本領域技術人員已知的任意可用材料，如多晶硅、無定型硅，金屬或上述物質(zhì)的組合。本發(fā)明上述方法，以及所述方法制作的NWFET半導體器件，采用后柵エ藝(Gate-last)，在進行柵極區(qū)域刻蝕時，NWFET區(qū)域側面已有SiO2層保護，這時柵極區(qū)域的NW受到的反向應カ方向是水平方向的，從而有效解決了美國專利US2011/0104860A1中出現(xiàn)的問題，即避免了半導體納米線反向內(nèi)建應カ不在水平方向的問題，從而避免了半導體納米線中間部位可能發(fā)生的發(fā)生錯位，甚至斷裂問題。


圖廣圖13為本發(fā)明制作半導體納米線以及半導體器件流程示意圖，其中
圖I為半導體襯底結構不意 圖2A為刻蝕制備半導體納米線場效應晶體管(NWFET)區(qū)域剖面示意 圖2B為刻蝕制備半導體納米線場效應晶體管(NWFET)區(qū)域俯視示意 圖3為步驟3中刻蝕去除部分埋氧層后剖面結構示意 圖4為制備半導體納米線剖面結構示意 圖5為步驟5中沉積應變薄膜剖面結構示意圖；圖6為步驟6中填充無定形碳剖面結構示意 圖7A為柵極區(qū)剖面結構示意 圖7B為柵極區(qū)俯視結構示意 圖8為柵氧エ藝剖面 圖9A為步驟8中沉積柵極材料后剖面視 圖9B為步驟8中去除多余柵極材料后剖面視 圖10為步驟9中去除剰余的AC層及應變薄膜后剖面視圖；圖11為制備側墻剖面視 圖12為金屬硅合金工藝剖面視 圖13為接觸孔エ藝后制備的半導體器件剖面視 圖14為納米線截面形狀，其中圖14A為圓形，圖14B為橫向跑道形狀，圖14C為縱向跑道形狀；
圖15為現(xiàn)有技術中半導體納米線中沿長度方向(即NWFET溝道方向)張應カ狀況；
圖16為現(xiàn)有技術中半導體納米線中沿長度方向(即NWFET溝道方向)壓應カ狀況。
具體實施例方式實施例I
步驟1，
如圖I所示，提供具有埋氧層的半導體襯底，優(yōu)選地，襯底為SOI硅片，包括埋氧層I和頂層半導體層2 (硅層)。優(yōu)選地，埋氧層厚度為IOnnTlOOOnm,頂層半導體層厚度為10nnT200nm。頂層半導體層2中原始包括雜質(zhì)離子，作為后續(xù)NWFET的溝道摻雜離子。步驟2
如圖2A和圖2B所示,在頂層半導體層2上確定半導體納米線場效應晶體管(NanowireFET, NWFET)的制備區(qū)域，在所述半導體納米線場效應晶體管的制備區(qū)域上覆蓋PR掩膜3，對頂層半導體層2進行光刻，覆蓋有PR掩膜3的頂層半導體層2形成半導體納米線場效應晶體管的制備區(qū)域，所述半導體納米線場效應晶體管的制備區(qū)域兩端分別為源區(qū)襯墊31、和漏區(qū)襯墊32，中間為連接源區(qū)襯墊31和漏區(qū)襯墊32的納米線區(qū)30。所述光刻一直刻蝕至埋氧層1，并且刻蝕除去部分埋氧層1，使半導體納米線場效應晶體管的制備區(qū)域埋氧層上表面高于周圍埋氧層上表面。步驟3
如圖3所示，去除PR掩膜，然后濕法刻蝕去除納米線區(qū)30下方的部分埋氧層1，使得頂層半導體層2在納米線區(qū)30下方存在空洞層10，但應當理解的是，源區(qū)襯墊31和漏區(qū)襯墊32應當與埋氧層相連。步驟4
通過熱氧化工藝、以及濕法除去頂層半導體層表面的氧化層，制備出半導體納米線20，如圖4所示。根據(jù)半導體納米線區(qū)域刻蝕寬度和厚度的不同，半導體納米線20的截面可以是圓形(圖14A)、橫向跑道(圖14B)或縱向跑道(圖14C)等形狀。
步驟5
參照圖5，在納米線20表面、源區(qū)襯墊31表面、漏區(qū)襯墊32表面、以及埋氧層I上表面沉積應變薄膜4 (如氮化硅)，其中，如需要后續(xù)半導體納米線長度方向(NWFET溝道方向)具有張應力，則沉積壓應變薄膜，如需要后續(xù)半導體納米線長度方向(NWFET溝道方向)具有壓應カ，則沉積張應變薄膜。步驟6
參照圖6，沉積無定型碳層( AC層)5，使頂層半導體層(納米線20)下方的空洞層10被無定形碳填充。采用具有高刻蝕選擇比和高吸光性的無定形碳作為后柵エ藝中的Drnnmy隔離層，利于柵極溝槽profile控制；并且無定型碳在后柵エ藝完成后容易灰化,利于profile控制。但是需注意的是從本步驟開始到后面AC層灰化(Ashing)處理，期間所有的stripエ藝都使用wet strip,而不使用dry strip,即ashing,以保證AC層保留到_離介質(zhì)沉積前的灰化步驟為止。接下來，制備柵極、并進一步制備NWFET半導體器件。實施例2 步驟1，
如圖I所示，提供具有埋氧層的半導體襯底，優(yōu)選地，襯底為SOI硅片，包括埋氧層I和頂層半導體層2 (硅層)。優(yōu)選地，埋氧層厚度為IOnnTlOOOnm,頂層半導體層厚度為10nnT200nm。頂層半導體層2中通過離子注入，使其包括雜質(zhì)離子，作為后續(xù)NWFET的溝道摻雜離子。步驟2
在頂層半導體層2上確定半導體納米線場效應晶體管(Nanowire FET, NWFET)的制備區(qū)域，在所述半導體納米線場效應晶體管的制備區(qū)域上覆蓋硬掩膜，對頂層半導體層2進行刻蝕，覆蓋有硬掩膜的頂層半導體層2形成半導體納米線場效應晶體管的制備區(qū)域，所述半導體納米線場效應晶體管的制備區(qū)域兩端分別為源區(qū)襯墊31、和漏區(qū)襯墊32，中間為連接源區(qū)襯墊31和漏區(qū)襯墊32的納米線區(qū)30。所述刻蝕エ藝一直刻蝕至埋氧層1，并且刻蝕除去部分埋氧層1，使半導體納米線場效應晶體管的制備區(qū)域埋氧層上表面高于周圍埋氧層上表面。步驟3
如圖3所示，去除硬掩膜，然后濕法刻蝕去除納米線區(qū)30下方的部分埋氧層1，使得頂層半導體層2在納米線區(qū)30下方存在空洞層10，但應當理解的是，源區(qū)襯墊31和漏區(qū)襯墊32應當與埋氧層相連。步驟4
通過熱氧化工藝、以及濕法除去頂層半導體層表面的氧化層，制備出半導體納米線20，如圖4所示。根據(jù)半導體納米線區(qū)域刻蝕寬度和厚度的不同，半導體納米線20的截面可以是圓形(圖14A)、橫向跑道(圖14B)或縱向跑道(圖14C)等形狀。步驟5
參照圖5，在納米線20表面、源區(qū)襯墊31表面、漏區(qū)襯墊32表面、以及埋氧層I上表面沉積應變薄膜4 (如氮化硅)，其中，如需要后續(xù)半導體納米線長度方向(NWFET溝道方向)具有張應力，則沉積壓應變薄膜，如需要后續(xù)半導體納米線長度方向(NWFET溝道方向)具有壓應カ，則沉積張應變薄膜。步驟6
參照圖6，沉積無定型碳層(AC層)5，使頂層半導體層(納米線20)下方的空洞層10被無定形碳填充。但是需注意的是從本步驟開始到后面AC層灰化(Ashing)處理，期間所有的stripエ藝都使用wet strip,而不使用dry strip,即ashing,以保證AC層保留到_離介質(zhì)沉積前的灰化步驟為止。步驟7
確定柵極區(qū)，本領域技術人員可以得知，柵極區(qū)可以是跨過納米線20，如圖7A、7B所示，通過光刻刻蝕(可以采用PR mask，也可以采用Hard mask)エ藝將NWFET的柵極區(qū)域刻蝕出來，將該區(qū)域內(nèi)的應變薄膜層刻蝕掉，并且一直刻蝕到埋氧層為止。這時，如果原應變薄膜層為壓應變特性，由于源漏Pad區(qū)域應變薄膜層的收縮作用，柵極區(qū)域的NW就具有張應カ；而如果原應變薄膜層為張應變特性，由于源漏Pad區(qū)域應變薄膜層的張力作用，柵極區(qū)域的NW就具有壓應力。同吋，由剖面圖可知，由于NWFET區(qū)域側面已有SiO2層保護，這時柵極區(qū)域的NW受到的反向應カ方向是水平方向的，從而有效解決了美國專利US2011/0104860A1 的問題。步驟8
進行柵氧エ藝，在納米線外表面形成柵氧層61，可以通過沉積エ藝制備SiO2或者SiON或者Si3N4或者高K材料或者其組合的柵氧層，其中，高K材料可以為HfO2、ZrO2, La2O3,Al2O3' Ti02、SrTiO3> LaAlO3' Y203、HfOxNy' ZrOxNy, La2OxNy' Al2OxNy、TiOxNy、SrTiOxNy, LaAlO具、Y2OxNy的一種或組合。如圖8所示。需注意的是由于AC層的存在，不能采用熱氧化工藝制備柵氧層。然后在柵極區(qū)沉積柵極材料62，如圖9A所示，柵極材料可以為多晶硅、無定形硅、
金屬或者其組合。去除多余的柵極材料去除，形成柵極6，如圖9B所示。步驟9
參照圖10,通過灰化工藝(Ashing)去除AC層(由于AC作為采用后柵エ藝中的Drnnmy隔離層，可以將其灰化干凈且不會影響到別的部分)；再濕法去除剰余的應變薄膜層，這時由于柵氧層エ藝和柵極エ藝已完成，半導體納米線中的應カ被保留在半導體納米線長度方向(即NWFET溝道方向)而不會因為應變薄膜層的去除而消失。然后沉積柵極側墻層，自對準刻蝕制備柵極側墻7，如圖11所示，并進行源漏區(qū)注入ェ藝。最后，參照圖12，在柵極兩側進行金屬硅合金エ藝(Silicide)，然后在柵極、源區(qū)以及漏區(qū)上方制備接觸孔9，將NWFET源、漏、柵極引出，從而得到NWFET半導體器件，如圖13所示。 以上對本發(fā)明的具體實施例進行了詳細描述，但其只是作為范例，本發(fā)明并不限制于以上描述的具體實施例。對于本領域技術人員而言，任何對本發(fā)明進行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改，都應涵蓋在本發(fā)明的范 圍內(nèi)。
權利要求
1.ー種制作半導體內(nèi)建應カ納米線的方法，其特征在于，步驟包括 步驟1，提供半導體襯底，所述半導體襯底包括位于頂層的半導體層和頂層半導體層下方的埋氧層，頂層半導體層中含有雜質(zhì)離子； 步驟2，在頂層半導體中確定半導體納米線場效應晶體管制備區(qū)域，通過刻蝕制備所述半導體納米線場效應晶體管區(qū)域，刻蝕至埋氧層，并刻蝕去除部分埋氧層，使刻蝕區(qū)域的埋氧層上表面低于半導體納米線場效應晶體管區(qū)域埋氧層上表面；所述半導體納米線場效應晶體管區(qū)域包括兩端的源漏襯墊，以及連接兩端的納米線區(qū)域； 步驟3，去除納米線區(qū)域下方的部分埋氧層，使納米線區(qū)域與埋氧層分離； 步驟4，在納米線區(qū)域制備半導體納米線； 步驟5，頂層半導體表面以及埋氧層表面沉積應變薄膜； 步驟6，沉積無定形碳，使頂層半導體層與埋氧層之間的空隙中填充無定形碳。
2.根據(jù)權利要求I所述的方法，其特征在于，所述硅襯底中，埋氧層厚度為l(TlOOOnm，頂層半導體層厚度為l(T200nm。
3.根據(jù)權利要求I所述的方法，其特征在于，所述應變薄膜可以是壓應カ薄膜。
4.根據(jù)權利要求I所述的方法，其特征在于，所述應變薄膜可以是張應カ薄膜。
5.ー種制作NMFET半導體器件的方法，其特征在于，步驟包括 步驟1，提供半導體襯底，所述半導體襯底包括位于頂層的半導體層和頂層半導體層下方的埋氧層，頂層半導體層中含有雜質(zhì)離子； 步驟2，在頂層半導體中確定半導體納米線場效應晶體管制備區(qū)域，通過刻蝕制備所述半導體納米線場效應晶體管區(qū)域，刻蝕至埋氧層，并刻蝕去除部分埋氧層，使刻蝕區(qū)域的埋氧層上表面低于半導體納米線場效應晶體管區(qū)域埋氧層上表面；所述半導體納米線場效應晶體管區(qū)域包括兩端的源漏襯墊，以及連接兩端的納米線區(qū)域； 步驟3，去除納米線區(qū)域下方的部分埋氧層，是納米線區(qū)域與埋氧層分離； 步驟4，在納米線區(qū)域制備半導體納米線； 步驟5，頂層半導體表面以及埋氧層表面沉積應變薄膜； 步驟6，沉積無定形碳，使頂層半導體層與埋氧層之間的空隙中填充無定形碳； 步驟7，確定柵極區(qū)，并刻蝕去除柵極區(qū)的應變薄膜，刻蝕至埋氧層，暴露出柵極區(qū)的納米線； 步驟8，在暴露出的納米線表面沉積柵氧層，然后在柵極區(qū)沉積柵極材料，形成柵極；步驟9，去除無定形碳層以及剩余的應變薄膜，沉積側墻，然后在柵極兩側進行源漏注入エ藝、金屬硅合金工藝；最后在源區(qū)、漏區(qū)以及柵極上方進行接觸孔制作エ藝，將柵極、源極、漏極弓I出，制備半導體器件。
6.根據(jù)權利要求5所述的方法，其特征在干，所述柵氧層材料選自ニ氧化硅、SiON,Si3N4、高K材料或上述物質(zhì)的任意組合。
7.根據(jù)權利要求5所述的方法，其特征在干，所述柵極材料選自多晶硅、無定型硅，金屬或上述物質(zhì)的任意組合。
8.—種如權利要求5所述方法制作的NWFET半導體器件。
全文摘要
本發(fā)明提供了一種制作內(nèi)建應力納米線的方法、制作半導體器件的方法、以及所述方法制作的NWFET半導體器件，本發(fā)明所述方法采用后柵工藝(Gate-last)，在進行柵極區(qū)域刻蝕時，NWFET區(qū)域側面已有無定形碳層保護，這時柵極區(qū)域的NW受到的反向應力方向是水平方向的，從而有效解決了美國專利US2011/0104860A1中出現(xiàn)的問題，即避免了半導體納米線反向內(nèi)建應力不在水平方向的問題，從而避免了半導體納米線中間部位可能發(fā)生的錯位，甚至斷裂問題。
文檔編號B82Y10/00GK102683205SQ20121013600
公開日2012年9月19日 申請日期2012年5月4日 優(yōu)先權日2012年5月4日
發(fā)明者劉格致, 黃曉櫓 申請人:上海華力微電子有限公司