專利名稱：在一種fpga互聯(lián)線測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種互聯(lián)線測試方法,尤其涉及一種FPGA(Field-programmable GateArray，可編程門陣列)互聯(lián)線測試方法。
背景技術(shù)：
BIST (Built-In Self Test，內(nèi)建自我測試)是在設(shè)計時在電路中植入相關(guān)功能電路用于提供自我測試功能的技術(shù)，以此降低器件測試對自動測試設(shè)備(ATE)的依賴程度。BIST是一種DFT (Design for Test ability)技術(shù)，它可以應(yīng)用于幾乎所有電路，因此在半 導(dǎo)體工業(yè)被廣泛應(yīng)用。現(xiàn)在，高度集成的電路被廣泛應(yīng)用，測試這些電路需要高速的混合信號測試設(shè)備。BIST技術(shù)可以通過實現(xiàn)自我測試從而減少對ATE的需求。在FPGA互聯(lián)線測試方法，也廣泛的采用BIST (Built-In Self Test，內(nèi)建自我測試)的方法進(jìn)行。如圖I所示，TPG (測試圖形產(chǎn)生電路)將信號通過⑶T (被測試模塊)輸入到ORA(測試響應(yīng)檢驗電路)中，ORA將兩輸入測試信號SIGTPG1和SIGTPG2前一級的ORA結(jié)果進(jìn)行相應(yīng)的 ORAPRE 運算，ORACUR = (SIGTPG1 O SIGTPG2) &&0RAPRE 公式(公式 I)。最后一級的ORA電路輸出即Pass/Fail信號，以判定相應(yīng)的狀態(tài)。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種能夠方便的測試諸如IOB (接口模塊)的互聯(lián)情況，且能夠?qū)崿F(xiàn)機(jī)臺測試與BIST方式測試互換的FPGA互聯(lián)線測試方法。大部分的FPGA互聯(lián)開始并且終止于IOB, IOB的輸入信號與芯片內(nèi)部的信號之間具有一定的差別，這種情況傳統(tǒng)的機(jī)臺測試很容易處理，而BIST方式則會有較大的局限性。為了克服這樣的問題，在傳統(tǒng)機(jī)臺測試與BIST方式之間，如要設(shè)計測試方案相互適應(yīng)匹配，則需要額外的增加數(shù)量可觀的測試設(shè)計。有鑒于此，本發(fā)明的目的是通過以下技術(shù)方案來實現(xiàn)的
一種FPGA互聯(lián)線測試方法，包括如下步驟
信號步驟在FPGA內(nèi)部建立測試電路，由該測試電路產(chǎn)生測試信號；
驅(qū)動步驟所述測試信號輸入到驅(qū)動電路然后輸出驅(qū)動測試信號；
測試步驟所述測試信號輸入到被測試模塊，獲得相應(yīng)的輸出信號，以判定被測試模塊的互聯(lián)線狀況。與現(xiàn)有技術(shù)相比，上述技術(shù)方案的優(yōu)點在于，在測試信號和被測試模塊之間，增加了驅(qū)動電路，以建立與被測試模塊相匹配的測試電平，而不改變信號的邏輯狀態(tài)，這樣，在理想的故障覆蓋率的前提下，實現(xiàn)同種類型的互聯(lián)線的完整測試，使其同時具有BIST方式和機(jī)臺測試的優(yōu)點，測試方案也適用于BIST方式和機(jī)臺測試的互換。優(yōu)選的，所述被測試模塊采用接口模塊；相應(yīng)的，所述驅(qū)動電路采用接口緩沖模塊，將所述測試電路產(chǎn)生的電平信號轉(zhuǎn)化成匹配于所述接口模塊輸入的電平信號。優(yōu)選的，所述被測試模塊包括至少兩種不同的輸入電平的模塊；所述接口緩沖模塊包括至少兩種不同的類型的模塊，以匹配于相應(yīng)的被測試模塊。進(jìn)一步的，所述測試電路采用測試圖形產(chǎn)生電路。進(jìn)一步的，所述測試步驟中，采用與所述測試模塊輸出端耦合的測試響應(yīng)檢驗電路以獲取相應(yīng)的輸出信號。


圖I是現(xiàn)有技術(shù)的互聯(lián)線測試方法一種實施例的硬件結(jié)構(gòu)示意 圖2是本發(fā)明的互聯(lián)線測試方法一種實施例的硬件結(jié)構(gòu)示意 圖3是XCV50的IOB配置為IOBUF的示意 圖4是將XCV50的IOB配置為IOBUF來關(guān)斷TPG的輸出。圖5是在特殊的測試圖形下IOBUF的改進(jìn)情況。
具體實施例方式下面結(jié)合附圖和較佳的實施例對本發(fā)明作進(jìn)一步說明。請結(jié)合圖2所示，其與圖I所示的實施例的區(qū)別點在于，在測試信號與CUT (被測試模塊)之間建立了驅(qū)動電路，該驅(qū)動電路采用接口緩沖模塊(I0BUF)。相應(yīng)的，F(xiàn)PGA互聯(lián)線測試方法，包括如下步驟信號步驟在FPGA內(nèi)部建立測試電路，由該測試電路產(chǎn)生測試信號；
驅(qū)動步驟所述測試信號輸入到驅(qū)動電路然后輸出驅(qū)動測試信號；
測試步驟所述測試信號輸入到被測試模塊，獲得相應(yīng)的輸出信號，以判定被測試模塊的互聯(lián)線狀況。其中，所述被測試模塊采用接口模塊；相應(yīng)的，所述驅(qū)動電路采用接口緩沖模塊，將所述測試電路產(chǎn)生的電平信號轉(zhuǎn)化成匹配于所述接口模塊輸入的電平信號。 所述測試電路采用測試圖形產(chǎn)生電路。所述測試步驟中，采用與所述測試模塊輸出端耦合的測試響應(yīng)檢驗電路以獲取相應(yīng)的輸出信號。以下以Xilinx公司的Virtex系列芯片XCV50為例結(jié)合附圖和具體實施方式
對本發(fā)明進(jìn)一步說明。如圖3所示，為XCV50的IOB配置為IOBUF的示意圖。一般情況下IOBUF的輸入為PAD，且必須使用T端口控制輸出信號。本配置下使得T無效，不使用PAD，則信號在IOB中形成了 OBUF到IBUF的通路，模擬了信號從PAD進(jìn)出到IBUF的情況。如圖4所示，是將XCV50的IOB配置為IBUF來關(guān)斷TPG的輸出，表明可以在基本不更改測試設(shè)計的情況下，將BIST移植到機(jī)臺上，可以方便的驗證TPG設(shè)計和進(jìn)行更復(fù)雜的測試圖形輸入。如圖5所示，當(dāng)測試圖形輸入中有兩個信號，這兩個信號間僅有一個時鐘周期的延時的時候，可以進(jìn)行的優(yōu)化。這時每個IOB可以輸出兩個信號，比傳統(tǒng)的TPG效率更高。該實現(xiàn)方案的實現(xiàn)方法是1.根據(jù)芯片互聯(lián)線架構(gòu)，設(shè)計TPG/0RA的原型；2.在TPG的輸出端放入IOBUF ；3.根據(jù)測試的需求對芯片的互聯(lián)進(jìn)行劃分，確定⑶T ；4.設(shè)計測試對應(yīng)的機(jī)臺向量。
這樣，可以使用IOB中的觸發(fā)器，將TPG的信號分成兩組；在ORA的輸入端加入I0BUF，在機(jī)臺測試時，可以進(jìn)行故障的定位與診斷。以上內(nèi)容是結(jié)合具體的優(yōu)選實施方式對本發(fā)明所作的進(jìn)一步詳細(xì)說明，不能認(rèn)定本發(fā)明的具體實施只局 限于這些說明。對于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種FPGA互聯(lián)線測試方法，其特征在于，包括如下步驟 信號步驟在FPGA內(nèi)部建立測試電路，由該測試電路產(chǎn)生測試信號； 驅(qū)動步驟所述測試信號輸入到驅(qū)動電路然后輸出驅(qū)動測試信號； 測試步驟所述測試信號輸入到被測試模塊，獲得相應(yīng)的輸出信號，以判定被測試模塊的互聯(lián)線狀況； 其中，所述被測試模塊采用接口模塊；相應(yīng)的，所述驅(qū)動電路采用接口緩沖模塊，將所述測試電路產(chǎn)生的電平信號轉(zhuǎn)化成匹配于所述接口模塊輸入的電平信號。
2.如權(quán)利要求I所述的FPGA互聯(lián)線測試方法，其特征在于，所述被測試模塊包括至少兩種不同的輸入電平的模塊；所述接口緩沖模塊包括至少兩種不同的類型的模塊，以匹配于相應(yīng)的被測試模塊。
3.如權(quán)利要求I或2所述的FPGA互聯(lián)線測試方法，其特征在于，所述測試電路采用測試圖形產(chǎn)生電路。
4.如權(quán)利要求I或2所述的FPGA互聯(lián)線測試方法，其特征在于，所述測試步驟中，采用與所述測試模塊輸出端耦合的測試響應(yīng)檢驗電路以獲取相應(yīng)的輸出信號。
全文摘要
本發(fā)明提供一種FPGA互聯(lián)線測試方法，包括如下步驟信號步驟在FPGA內(nèi)部建立測試電路，由該測試電路產(chǎn)生測試信號；驅(qū)動步驟所述測試信號輸入到驅(qū)動電路然后輸出驅(qū)動測試信號；測試步驟所述測試信號輸入到被測試模塊，獲得相應(yīng)的輸出信號，以判定被測試模塊的互聯(lián)線狀況。
文檔編號G01R31/317GK102736023SQ20111025508
公開日2012年10月17日 申請日期2011年8月31日 優(yōu)先權(quán)日2011年8月31日
發(fā)明者孫鐵力 申請人:深圳市國微電子股份有限公司