載人航天器fpga全局時(shí)鐘檢測(cè)技術(shù)的制作方法
【專利摘要】本發(fā)明揭露載人航天器FPGA全局時(shí)鐘檢測(cè)技術(shù)，該電路包括全局時(shí)鐘分頻電路、第一同步化電路、第二同步化電路，非門和二輸入端的異或門，全局時(shí)鐘分頻電路對(duì)全局時(shí)鐘進(jìn)行分頻，產(chǎn)生分頻時(shí)鐘信號(hào)。第一同步化電路的輸入端對(duì)分頻時(shí)鐘信號(hào)進(jìn)行同步化處理，使得檢測(cè)時(shí)鐘和分頻時(shí)鐘信號(hào)同步，由檢測(cè)時(shí)鐘信號(hào)控制而基于分頻時(shí)鐘信號(hào)產(chǎn)生第一檢測(cè)信號(hào)；非門的輸入端連接分頻電路的輸出端，對(duì)分頻時(shí)鐘信號(hào)進(jìn)行非運(yùn)算。第二同步化電路連接非門的輸出端，由檢測(cè)時(shí)鐘信號(hào)控制而基于非門對(duì)分頻時(shí)鐘信號(hào)的計(jì)算結(jié)果而產(chǎn)生第二檢測(cè)信號(hào)。異或門對(duì)第一檢測(cè)信號(hào)和第二檢測(cè)進(jìn)行異或運(yùn)算。本發(fā)明能夠根據(jù)異或門的輸出判斷全局時(shí)鐘是否故障。
【專利說明】載人航天器FPGA全局時(shí)鐘檢測(cè)技術(shù)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及時(shí)鐘檢測(cè)技術(shù)，尤其涉及FPGA全局時(shí)鐘檢測(cè)技術(shù)，本發(fā)明是載人航天器FPGA全局時(shí)鐘檢測(cè)電路。
【背景技術(shù)】
[0002]FPGA在載人航天器中的運(yùn)用已經(jīng)越來越普遍，可靠性和安全性設(shè)計(jì)在越來越多的載人航天器中得到體現(xiàn)。全局時(shí)鐘是FPGA正常工作的前提條件，全局時(shí)鐘控制著FPGA的整個(gè)工作狀態(tài)和相應(yīng)的輸出狀態(tài)，因而全局時(shí)鐘的有效性檢測(cè)對(duì)FPGA十分重要，特別是在航天領(lǐng)域，F(xiàn)PGA全局時(shí)鐘的檢測(cè)對(duì)航天器的安全起著十分重要的作用。
[0003]全局時(shí)鐘檢測(cè)能夠根據(jù)全局時(shí)鐘的有效性輸出故障信號(hào),根據(jù)這一故障信號(hào)去復(fù)位電路及輸出信號(hào)。如何檢測(cè)全局時(shí)鐘是否失效，以及在失效狀態(tài)下檢測(cè)全局時(shí)鐘的有效性是關(guān)鍵技術(shù)。另外，在全局時(shí)鐘恢復(fù)后，延遲輸出故障無效信號(hào)對(duì)內(nèi)部電路復(fù)位也起著重要的作用。如果故障信號(hào)無效和全局時(shí)鐘同時(shí)作用，會(huì)使全局時(shí)鐘失效前和失效后的FPGA內(nèi)部狀態(tài)一致，這樣會(huì)導(dǎo)致航天器輸出的不安全，只有在失效后將FPGA的內(nèi)部狀態(tài)全部復(fù)位的初始狀態(tài)才會(huì)使航天器的輸出安全得到保證。

【發(fā)明內(nèi)容】

[0004]本發(fā)明要解決的技術(shù)問題是現(xiàn)有技術(shù)無法檢測(cè)全局時(shí)鐘有效性的問題。
[0005]為了解決上述問題，本發(fā)明揭露一種載人航天器FPGA全局時(shí)鐘檢測(cè)技術(shù)，具體是一種FPGA全局時(shí)鐘檢測(cè)電路，該電路該包括全局時(shí)鐘分頻電路、第一同步化電路、第二同步化電路，非門和二輸入端的異或門，其中，所述全局時(shí)鐘分頻電路對(duì)全局時(shí)鐘進(jìn)行分頻，產(chǎn)生分頻時(shí)鐘信號(hào)；所述第一同步化電路的輸入端連接于所述全局時(shí)鐘分頻電路，輸出端連接于所述異或門的第一輸入端，對(duì)所述分頻時(shí)鐘信號(hào)進(jìn)行同步化處理，使得檢測(cè)時(shí)鐘和分頻時(shí)鐘信號(hào)同步，由檢測(cè)時(shí)鐘信號(hào)控制而基于所述分頻時(shí)鐘信號(hào)輸產(chǎn)生第一檢測(cè)信號(hào)；所述非門的輸入端連接所述分頻電路的輸出端，對(duì)分頻時(shí)鐘信號(hào)進(jìn)行非運(yùn)算；所述第二同步化電路連接所述非門的輸出端，由檢測(cè)時(shí)鐘信號(hào)控制而基于非門對(duì)分頻時(shí)鐘信號(hào)的計(jì)算結(jié)果而產(chǎn)生第二檢測(cè)信號(hào)；分頻時(shí)鐘信號(hào)的時(shí)鐘周期至少小于檢測(cè)時(shí)鐘的時(shí)鐘周期三倍；所述異或門對(duì)所述第一檢測(cè)信號(hào)和第二檢測(cè)進(jìn)行異或運(yùn)算。
[0006]作為一種改進(jìn)方案，所述第一同步化電路包括第一 D觸發(fā)器、第二 D觸發(fā)器、第三D觸發(fā)器，其中，所述第一 D觸發(fā)器的復(fù)位端接收所述分頻時(shí)鐘信號(hào)，所述時(shí)鐘端接收檢測(cè)時(shí)鐘，所述數(shù)據(jù)端連接高電平，所述置位端接低電平；所述第二 D觸發(fā)器的復(fù)位端接收所述分頻時(shí)鐘信號(hào)，時(shí)鐘端連接檢測(cè)時(shí)鐘，數(shù)據(jù)端連接第一D觸發(fā)器的Q端，置位端接收低電平；所述第三D觸發(fā)器的復(fù)位端連接分頻時(shí)鐘信號(hào)，時(shí)鐘端連接所述檢測(cè)時(shí)鐘，數(shù)據(jù)端連接第二 D觸發(fā)器的Q端，置位端連接低電平，Q端連接異或門的第一輸入端；所述第二同步化電路包括第四D觸發(fā)器、第五D觸發(fā)器和第六D觸發(fā)器，其中，所述第四D觸發(fā)器的復(fù)位端連接非門的輸出端，所述時(shí)鐘端接收檢測(cè)時(shí)鐘，所述數(shù)據(jù)端連接低電平，所述置位端接高電平；所述第五D觸發(fā)器的復(fù)位端連接非門的輸出端，時(shí)鐘端連接檢測(cè)時(shí)鐘，數(shù)據(jù)端連接第四D觸發(fā)器的Q端，置位端接收高電平；所述第六D觸發(fā)器的復(fù)位端連接非門的輸出端，時(shí)鐘端連接所述檢測(cè)時(shí)鐘，數(shù)據(jù)端連接第五D觸發(fā)器的Q端，置位端連接高電平，Q端連接異或門的第
二輸入端。
[0007]作為一種改進(jìn)方案，所述檢測(cè)技術(shù)還包括狀態(tài)檢測(cè)電路，該狀態(tài)檢測(cè)電路包括狀態(tài)判別邏輯電路、第七D觸發(fā)器、第八D觸發(fā)器和狀態(tài)判別輸出電路，其中，所述狀態(tài)判別邏輯電路的輸入端連接所述第七D觸發(fā)器和第八D觸發(fā)器的Q端和異或門的輸出端，輸出端分別連接第七D觸發(fā)器的數(shù)據(jù)端和第八D觸發(fā)器的數(shù)據(jù)端；所述第七D觸發(fā)器的時(shí)鐘端接檢測(cè)時(shí)鐘，復(fù)位端和置位端均接高電平；所述第八D觸發(fā)器的時(shí)鐘端接檢測(cè)時(shí)鐘，復(fù)位端和置位端接高電平；所述狀態(tài)判別輸出電路的輸入端連接所述第七D觸發(fā)器和第八D觸發(fā)器的Q端。
[0008]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是:
1.由于本發(fā)明的第一同步化電路和第二同步化電路在全局時(shí)鐘正常時(shí)輸出相反，在全局時(shí)鐘故障時(shí)輸出相同，這樣，對(duì)第一同步化電路和第二同步化電路的輸出結(jié)果進(jìn)行異或運(yùn)算，根據(jù)異或運(yùn)算的結(jié)果即可確定全局時(shí)鐘是否故障，全局時(shí)鐘檢測(cè)準(zhǔn)確，而且，電路簡(jiǎn)單。
[0009]2.由于包括狀態(tài)檢測(cè)電路，通過該狀態(tài)檢測(cè)電路不僅能夠獲知全局時(shí)鐘是否故障，還能夠獲知全局時(shí)鐘的故障是否消除(全局時(shí)鐘恢復(fù)正常)，從而電路輸出能夠在全局時(shí)鐘故障情況下和正常工作模式下切換狀態(tài)。
[0010]3.故障響應(yīng)速度迅速，響應(yīng)的速度完全由檢測(cè)時(shí)鐘的時(shí)鐘周期決定，因?yàn)榈谝煌交娐泛偷诙交娐吩谌齻€(gè)檢測(cè)時(shí)鐘的時(shí)鐘周期內(nèi)就可以判別全局時(shí)鐘是否故障，而狀態(tài)檢測(cè)電路通過二個(gè)檢測(cè)時(shí)鐘的時(shí)鐘周期就進(jìn)行故障狀態(tài)的確認(rèn)并輸出，所以全局時(shí)鐘故障在5個(gè)檢測(cè)時(shí)鐘的時(shí)鐘周期后就可以輸出。
[0011]4.在全局時(shí)鐘從故障狀態(tài)輸出切換到正常狀態(tài)輸出時(shí)，需要經(jīng)過一個(gè)檢測(cè)時(shí)鐘周期的確認(rèn)過程，就可以確認(rèn)出全局時(shí)鐘是否已經(jīng)恢復(fù)正常，并在正常時(shí)進(jìn)入復(fù)位狀態(tài)，保證了全局時(shí)鐘恢復(fù)正常后，故障信號(hào)輸出至少延遲一個(gè)檢測(cè)時(shí)鐘后才恢復(fù)到正常工作模式，從而給外部控制電路提供了充足的故障處理時(shí)間。
【專利附圖】

【附圖說明】
[0012]以下將結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步說明。
[0013]圖1是本發(fā)明FPGA全局時(shí)鐘檢測(cè)技術(shù)的電路原理圖；
圖2是本發(fā)明FPGA全局時(shí)鐘檢測(cè)技術(shù)的狀態(tài)檢測(cè)電路的電路原理圖；
圖3為全局時(shí)鐘故障處理狀態(tài)的示意圖。
【具體實(shí)施方式】
[0014]請(qǐng)參閱圖1和圖2，本發(fā)明載人航天器FPGA全局時(shí)鐘檢測(cè)技術(shù)，是一種檢測(cè)電路，該檢測(cè)電路包括全局時(shí)鐘分頻電路1、第一同步化電路2、第二同步化電路3，非門4和二輸入端的異或門5，其中，所述全局時(shí)鐘分頻電路I對(duì)全局時(shí)鐘進(jìn)行分頻，產(chǎn)生分頻時(shí)鐘信號(hào)，在實(shí)際應(yīng)用中，全局時(shí)鐘elk的頻率要遠(yuǎn)高于檢測(cè)時(shí)鐘tclk的頻率，通過所述全局時(shí)鐘分頻電路I可以將全局時(shí)鐘分頻到檢測(cè)時(shí)鐘tclk的范圍內(nèi)，而且基于本發(fā)明的構(gòu)思，分頻時(shí)鐘信號(hào)的時(shí)鐘周期至少小于檢測(cè)時(shí)鐘的時(shí)鐘周期的三倍。
[0015]請(qǐng)繼續(xù)參閱圖1，所述第一同步化電路2的輸入端連接于所述全局時(shí)鐘分頻電路I的輸出端，輸出端連接于所述異或門5的第一輸入端，對(duì)所述分頻時(shí)鐘信號(hào)進(jìn)行同步化處理，使得檢測(cè)時(shí)鐘elk和分頻時(shí)鐘信號(hào)同步，由檢測(cè)時(shí)鐘信號(hào)控制而基于所述分頻時(shí)鐘信號(hào)產(chǎn)生第一檢測(cè)信號(hào)，具體的，所述第一同步化電路2包括第一 D觸發(fā)器21、第二 D觸發(fā)器22、第三D觸發(fā)器23，所述第一 D觸發(fā)器21的復(fù)位端接收所述分頻時(shí)鐘信號(hào)，所述時(shí)鐘端接收檢測(cè)時(shí)鐘tclk，所述數(shù)據(jù)端連接高電平，所述置位端接低電平；所述第二 D觸發(fā)器22的復(fù)位端接收所述分頻時(shí)鐘信號(hào)，時(shí)鐘端連接檢測(cè)時(shí)鐘，數(shù)據(jù)端連接第一 D觸發(fā)器21的Q端，置位端接收低電平；所述第三D觸發(fā)器23的復(fù)位端連接分頻時(shí)鐘信號(hào)，時(shí)鐘端連接所述檢測(cè)時(shí)鐘，數(shù)據(jù)端連接第二 D觸發(fā)器22的Q端，置位端連接低電平，Q端連接異或門5的第一輸入端。所述非門4的輸入端連接所述分頻電路I的輸出端，對(duì)分頻時(shí)鐘信號(hào)進(jìn)行非運(yùn)算。所述第二同步化電路3連接所述非門4的輸出端，由檢測(cè)時(shí)鐘信號(hào)控制而基于非門4對(duì)分頻時(shí)鐘信號(hào)的計(jì)算結(jié)果而產(chǎn)生第二檢測(cè)信號(hào)，具體的，所述第二同步化電路3包括第四D觸發(fā)器31、第五D觸發(fā)器32和第六D觸發(fā)器33，其中，所述第四D觸發(fā)器31的復(fù)位端連接非門4的輸出端，所述時(shí)鐘端接收檢測(cè)時(shí)鐘，所述數(shù)據(jù)端連接低電平，所述置位端接高電平；所述第五D觸發(fā)器32的復(fù)位端連接非門4的輸出端，時(shí)鐘端連接檢測(cè)時(shí)鐘,數(shù)據(jù)端連接第四D觸發(fā)器的Q端，置位端接收高電平；所述第六D觸發(fā)器的復(fù)位端連接非門的輸出端，時(shí)鐘端連接所述檢測(cè)時(shí)鐘，數(shù)據(jù)端連接第五D觸發(fā)器32的Q端，置位端連接高電平，Q端連接異或門5的第二輸入端。所述異或門5對(duì)所述第一檢測(cè)信號(hào)和第二檢測(cè)信號(hào)進(jìn)行或運(yùn)算。
[0016]請(qǐng)繼續(xù)參閱圖1，所述第一同步化電路2和第二同步化電路3的工作過程具體如下:
在全局時(shí)鐘正常時(shí)，全局時(shí)鐘是高低電平有規(guī)律，在全局時(shí)鐘的高電平時(shí)，分頻時(shí)鐘信號(hào)也是高電平，由于第一同步化電路2的第一 D觸發(fā)器21的數(shù)據(jù)端連接高電平，所以，第一個(gè)檢測(cè)時(shí)鐘周期后，第一 D觸發(fā)器21輸出高電平，第二 D觸發(fā)器22在第二個(gè)時(shí)鐘周期后輸出高電平，第三D觸發(fā)器23在第三個(gè)時(shí)鐘周期輸出高電平，而由于分頻時(shí)鐘信號(hào)的高電平的持續(xù)時(shí)間小于三個(gè)檢測(cè)時(shí)鐘的時(shí)鐘周期，所以，第一同步化電路2不會(huì)輸出高電平而是低電平(也就是說第一檢測(cè)信號(hào)為低電平)，而在此種情況下，非門4的輸出為低電平，所以，第二同步化電路2被復(fù)位，第二同步化電路2的輸出為高電平(第二檢測(cè)信號(hào)為高電平)，同樣的道理，當(dāng)在分頻時(shí)鐘信號(hào)的低電平時(shí)，第一同步化電路2被復(fù)位，輸出為低電平(第一檢測(cè)信號(hào)為低電平)，而非門4的輸出為高電平，經(jīng)過三個(gè)檢測(cè)時(shí)鐘的時(shí)鐘周期，第六D觸發(fā)器輸出為低電平，可是，分頻時(shí)鐘信號(hào)的高電平的持續(xù)時(shí)間小于三個(gè)檢測(cè)時(shí)鐘周期，所以，第二同步化電路輸出為高電平，也就是說，只要全局時(shí)鐘正常的情況下，第一檢測(cè)信號(hào)和第二檢測(cè)信號(hào)時(shí)鐘相反，異或門5的輸出為高電平(I)。
[0017]在全局時(shí)鐘故障時(shí)，分頻時(shí)鐘信號(hào)會(huì)出現(xiàn)持續(xù)的高電平或者持續(xù)的低電平，在分頻時(shí)鐘信號(hào)出現(xiàn)持續(xù)的高電平時(shí)，第一同步化電路2的第一 D觸發(fā)器21、第二 D觸發(fā)器22和第三D觸發(fā)器23的復(fù)位端無效且由于第一 D觸發(fā)器21的數(shù)據(jù)端接高電平，則，經(jīng)過三個(gè)檢測(cè)時(shí)鐘tclk的時(shí)鐘周期后，輸出為高電平(第一檢測(cè)信號(hào)為高電平)，而此種情況下，所述非門4的輸出為低電平而使得第二同步化電路3的每一個(gè)D觸發(fā)器的復(fù)位端接低電平，在第二同步化電路3的置位端接高電平的情況下，所述第二同步化電路3的輸出為高電平(第二檢測(cè)信號(hào)為高電平)；同樣的道理，在分頻時(shí)鐘信號(hào)持續(xù)低電平時(shí)，第一同步化電路2的復(fù)位端有效，第一同步化電路2輸出為低電平(第一檢測(cè)信號(hào)為低電平)，而第二同步化電路3的復(fù)位端無效，這樣，經(jīng)過三個(gè)檢測(cè)時(shí)鐘的時(shí)鐘周期，第二同步化電路3的輸出為低電平(第二檢測(cè)信號(hào)為低電平)；所以，在全局時(shí)鐘故障的情況下，第一同步化電路2和第二同步化電路3的輸出結(jié)果相同，也就是第一檢測(cè)信號(hào)和第二檢測(cè)信號(hào)相同，異或門5的輸出為低電平(O)。
[0018]綜上所述,在全局時(shí)鐘正常時(shí),異或門5的輸出為高電平,在全局時(shí)鐘故障時(shí)異或門5輸出為低電平，所以，通過異或門5的輸出即可判斷全局時(shí)鐘是否故障。
[0019]請(qǐng)繼續(xù)參閱圖1和圖2，為了檢測(cè)全局時(shí)鐘在時(shí)效狀態(tài)下的有效性，本發(fā)明還包括狀態(tài)檢測(cè)電路6，該狀態(tài)檢測(cè)電路6包括狀態(tài)判別邏輯電路61、第七D觸發(fā)器62、第八D觸發(fā)器63和狀態(tài)判別輸出電路64，其中，所述狀態(tài)判別邏輯電路61的輸入端連接所述第七D觸發(fā)器62和第八D觸發(fā)器63的Q端和異或門5的輸出端，輸出端分別連接第七D觸發(fā)器62的數(shù)據(jù)端和第八D觸發(fā)器63的數(shù)據(jù)端；所述第七D觸發(fā)器62的時(shí)鐘端接檢測(cè)時(shí)鐘tclk，復(fù)位端和置位端均接高電平；所述第八D觸發(fā)器63的時(shí)鐘端接檢測(cè)時(shí)鐘tclk，復(fù)位端和置位端接高電平；所述狀態(tài)判別輸出電路64的輸入端連接所述第七D觸發(fā)器62和第八D觸發(fā)器63的Q端。
[0020]請(qǐng)參閱圖2和圖3，在具有狀態(tài)判別輸出電路64的情況下，本發(fā)明的全局時(shí)鐘檢測(cè)電路的工作過程如下:
在異或門5的輸出為高電平時(shí)，所述第七D觸發(fā)器62和第八D觸發(fā)器63的輸出均為高電平，狀態(tài)判別邏輯電路61的輸出是1，所以，第七D觸發(fā)器62的輸出為1，第八D觸發(fā)器63的輸出為1，所述狀態(tài)判別輸出電路664接收第七D觸發(fā)器62和第八D觸發(fā)器63的輸出而將狀態(tài)確認(rèn)為復(fù)位狀態(tài)(復(fù)位狀態(tài)是指全局時(shí)鐘正常的工作，系統(tǒng)加電初始化的工作狀態(tài));
在全局時(shí)鐘故障時(shí)，異或門的輸出為低電平，所述狀態(tài)判別邏輯電路61將電路判別為故障確認(rèn)狀態(tài)，將第七D觸發(fā)器62輸入設(shè)置為低電平，第八D觸發(fā)器63輸入設(shè)置為高電平，由此在下一個(gè)檢測(cè)時(shí)鐘周期到來時(shí)，所述狀態(tài)判別邏輯電路61判別為故障輸出狀態(tài)，將第七D觸發(fā)器62輸入設(shè)置為低電平，第八D觸發(fā)器63輸入設(shè)置為低電平。所述狀態(tài)判別輸出電路64在故障輸出狀態(tài)時(shí),將輸出全局時(shí)鐘故障信號(hào),如果外部電機(jī)要求在全局時(shí)鐘故障下不能工作，則可以將故障輸出信號(hào)通過與或邏輯運(yùn)算引入到控制信號(hào)中，外部電機(jī)在接收該全局時(shí)鐘故障信號(hào)并在該全局時(shí)鐘故障信號(hào)的控制下而停機(jī)，這樣，保護(hù)了電機(jī)。
[0021]當(dāng)異或門5的輸出從低電平變?yōu)楦唠娖綍r(shí)，所述狀態(tài)判別邏輯電路61將電路判別為故障恢復(fù)確認(rèn)狀態(tài)，將第七D觸發(fā)器62輸入設(shè)置為高電平,第八D觸發(fā)器63輸入設(shè)置為低電平，由此在下一個(gè)檢測(cè)時(shí)鐘周期到來時(shí)，所述狀態(tài)判別邏輯電路61判別為復(fù)位狀態(tài)，將第七D觸發(fā)器62輸入設(shè)置為高電平，第八D觸發(fā)器63輸入設(shè)置為高電平。所述狀態(tài)判別輸出電路64在復(fù)位狀態(tài)時(shí),將全局時(shí)鐘故障信號(hào)輸出為無效。
【權(quán)利要求】
1.載人航天器FPGA全局時(shí)鐘檢測(cè)技術(shù)，其特征在于:包括全局時(shí)鐘分頻電路、第一同步化電路、第二同步化電路，非門和二輸入端的異或門，其中， 所述全局時(shí)鐘分頻電路對(duì)全局時(shí)鐘進(jìn)行分頻,產(chǎn)生分頻時(shí)鐘信號(hào)； 所述第一同步化電路的輸入端連接于所述全局時(shí)鐘分頻電路，輸出端連接于所述異或門的第一輸入端，對(duì)所述分頻時(shí)鐘信號(hào)進(jìn)行同步化處理，使得檢測(cè)時(shí)鐘和分頻時(shí)鐘信號(hào)同步，由檢測(cè)時(shí)鐘信號(hào)控制而基于所述分頻時(shí)鐘信號(hào)產(chǎn)生第一檢測(cè)信號(hào)；分頻時(shí)鐘信號(hào)的時(shí)鐘周期至少小于檢測(cè)時(shí)鐘的時(shí)鐘周期三倍； 所述非門的輸入端連接所述分頻電路的輸出端，對(duì)分頻時(shí)鐘信號(hào)進(jìn)行非運(yùn)算； 所述第二同步化電路連接所述非門的輸出端，由檢測(cè)時(shí)鐘信號(hào)控制而基于非門對(duì)分頻時(shí)鐘信號(hào)的計(jì)算結(jié)果而產(chǎn)生第二檢測(cè)信號(hào)； 所述異或門對(duì)所述第一檢測(cè)信號(hào)和第二檢測(cè)進(jìn)行異或運(yùn)算。
2.根據(jù)權(quán)利要求1所述的載人航天器FPGA全局時(shí)鐘檢測(cè)技術(shù)，其特征在于:所述第一同步化電路包括第一 D觸發(fā)器、第二 D觸發(fā)器、第三D觸發(fā)器，其中，所述第一 D觸發(fā)器的復(fù)位端接收所述分頻時(shí)鐘信號(hào)，所述時(shí)鐘端接收檢測(cè)時(shí)鐘，所述數(shù)據(jù)端連接高電平，所述置位端接低電平；所述第二 D觸發(fā)器的復(fù)位端接收所述分頻時(shí)鐘信號(hào)，時(shí)鐘端連接檢測(cè)時(shí)鐘，數(shù)據(jù)端連接第一 D觸發(fā)器的Q端，置位端接收低電平；所述第三D觸發(fā)器的復(fù)位端連接分頻時(shí)鐘信號(hào)，時(shí)鐘端連接所述檢測(cè)時(shí)鐘，數(shù)據(jù)端連接第二 D觸發(fā)器的Q端，置位端連接低電平，Q端連接異或門的第一輸入端； 所述第二同步化電路包括第四D觸發(fā)器、第五D觸發(fā)器和第六D觸發(fā)器，其中，所述第四D觸發(fā)器的復(fù)位端連接非門的輸出端，所述時(shí)鐘端接收檢測(cè)時(shí)鐘，所述數(shù)據(jù)端連接低電平，所述置位端接高電平；所述第五D觸發(fā)器的復(fù)位端連接非門的輸出端，時(shí)鐘端連接檢測(cè)時(shí)鐘，數(shù)據(jù)端連接第四D觸發(fā)器的Q端，置位端接收高電平；所述第六D觸發(fā)器的復(fù)位端連接非門的輸出端，時(shí)鐘端連接所述檢測(cè)時(shí)鐘，數(shù)據(jù)端連接第五D觸發(fā)器的Q端，置位端連接高電平，Q端連接異或門的第二輸入端。
3.根據(jù)權(quán)利要求1所述的載人航天器FPGA全局時(shí)鐘檢測(cè)技術(shù)，其特征在于:所述檢測(cè)技術(shù)還包括狀態(tài)檢測(cè)電路，該狀態(tài)檢測(cè)電路包括狀態(tài)判別邏輯電路、第七D觸發(fā)器、第八D觸發(fā)器和狀態(tài)判別輸出電路，其中， 所述狀態(tài)判別邏輯電路的輸入端連接所述第七D觸發(fā)器和第八D觸發(fā)器的Q端和異或門的輸出端，輸出端分別連接第七D觸發(fā)器的數(shù)據(jù)端和第八D觸發(fā)器的數(shù)據(jù)端； 所述第七D觸發(fā)器的時(shí)鐘端接檢測(cè)時(shí)鐘，復(fù)位端和置位端均接高電平； 所述第八D觸發(fā)器的時(shí)鐘端接檢測(cè)時(shí)鐘，復(fù)位端和置位端接高電平； 所述狀態(tài)判別輸出電路的輸入端連接所述第七D觸發(fā)器和第八D觸發(fā)器的Q端。
【文檔編號(hào)】G01R23/02GK103675443SQ201210326364
【公開日】2014年3月26日 申請(qǐng)日期:2012年9月6日 優(yōu)先權(quán)日:2012年9月6日
【發(fā)明者】沈小招, 常鑫剛 申請(qǐng)人:上海航天控制工程研究所