專利名稱：在集成電路檢測中識別接觸錯誤的裝置的制作方法
在集成電路檢測中識別接觸錯誤的裝置，該集成電路具有多個從集成電路的外殼伸出的管腳，該管腳是分別與集成電路的半導體主體上的焊點相連接的。
集成電路，例如尤其是存儲器組件，在設(shè)備例如個人計算機中使用之前應(yīng)該進行沒有反對的功能性測試。現(xiàn)在尤其是在存儲器組件中，例如在SDRAM中，多數(shù)的控制輸入端啟動為“低”，也就是說，當在控制輸入端存在低或者沒有電勢時，該控制輸入端是啟動。
如果在檢測器或者在“熔爐內(nèi)燃燒”(Burn-In-Ofen)中出現(xiàn)接觸問題，即不是所有的的管腳都是接觸的，含有不接觸的管腳的電路能夠存在于該集成電路，例如啟動的電路中。尤其是在燒焊處理中導致錯誤的測量結(jié)果。
這意味著，在進行完檢測器的集成電路檢測之后以錯誤的方式作為“合格”或者能夠進行無反對的劃分，或者此集成電路含有部分的錯誤，或者必需評定為“不合格”。
以此進行了試驗，在集成電路放入檢測器之前將管腳從集成電路上斷開。此與斷開的管腳的連接能夠在檢測器中自動的變?yōu)椴唤佑|。以此多個這樣的集成電路評定為“合格”，因為具有斷開的管腳的控制輸入端是啟動“低”的，并且以此在檢測器內(nèi)部例如保持是啟動的。
上述的問題在所謂的TSOP-組件(TSOP=薄小輸出線包)中的集成電路中更加明顯，也就該組件具有特別平的形式。這表示隨著組件的更加小型化，檢測就存在更高的要求。為了克服這種困難已經(jīng)考慮到以此方式避免在檢測器中的接觸問題，該TSOP組件還在“不彎曲的”狀態(tài)時就進行檢測，也就是在插入到檢測器中，在管腳調(diào)整和成型之前。以此能夠達到管腳的改善的接觸。然而這要求在檢測器中預(yù)先含有特殊的插座，這使檢測過程復雜并且費用昂貴。另外還示出了在管腳的不彎曲狀態(tài)檢測TSOP組件時還能夠出現(xiàn)錯誤，以致該組件被分配了評定“合格”，或者其在檢測器中并不是所有希望的管腳是接觸的。
本發(fā)明的任務(wù)是提供在集成電路的檢測中識別接觸錯誤的裝置，其能夠克服上述的困難并且保證可靠性，只有此集成電路被分配了“合格”時，該電路才能夠進行功能性檢測。
此任務(wù)在開頭所述方式的裝置中通過分別在焊點和集成電路之間的拉上(Pull-up)和拉下(Pull-down)裝置進行解決，該裝置通過輸入保持電流使焊點保持在高的或者低的電勢上。如果在檢測時所屬的管腳沒有接觸，與管腳相連接的電路部分避免了啟動。
本發(fā)明的基礎(chǔ)是出自于現(xiàn)有技術(shù)采取代替檢測器上本身的措施的另外的改善，使該改善不夠使管腳通過檢測器可靠地接觸，該檢測能夠通過一個在集成電路中的拉上以及拉下裝置進行。即拉上裝置使不接觸的管腳的電勢上升，以致該管腳是啟動“低的”，不再作為啟動的進行評定。如果在檢測器中只有一個管腳是不接觸的，保證了此管腳處于高電勢中，以使其在檢測過程中由啟動過渡到不啟動的狀態(tài)，避免了所連接的電路的一個啟動。該拉下裝置相對于拉上裝置是“鏡象的”工作其示出了一個與不接觸的管腳相連接的焊點的電勢是處于低電勢的，避免了平時在高電勢啟動的所連接的電路的啟動。
在一個組件上，與不接觸的管腳相連接的焊點通過拉上裝置或者拉下裝置保持在高的或者低的電勢，該組件在檢測器中沒有另外作為“不合格”識別，以致可靠保證了合格組件的質(zhì)量。
組件輸入端的輸入-漏電流-特有是已知非常窄的，并且此時相對于標準-EDO-DRAM的±10μA是位于±1μA的范圍內(nèi)的。在每一個輸入端焊點的“激變”(bleader)幾乎是不可能的，因為用戶側(cè)的最大公差泄電流位于10nA的范圍內(nèi)。以此該拉上裝置或者拉下裝置在檢測模式或者燒焊-模式和/或在組件的接通階段期間是處于第一啟動狀態(tài)，其中該電流選擇得如此大，沒有接觸的不希望的切換，可靠地阻止了與焊點相連接的輸入電路，而不會干擾組件的功能。在正常工作時，該拉上裝置或者拉下裝置或者彎曲的地斷開或者處于第二種啟動狀態(tài)，其中它的電流小于第一種狀態(tài)并且如此被測量，該組件的正常功能是不會受影響的并且在計算機系統(tǒng)中輸入泄電流的總和沒有超過一個合理的范圍。
下面借助于附圖詳細解釋本發(fā)明。


圖1示出了一個集成電路以及一個組件的俯視圖，圖2示出了圖1的組件的一個單元，
圖3和4示出了本發(fā)明的裝置的兩個不同的實施例，圖5示出了在本發(fā)明的裝置中的與不接觸的管腳相連接的焊點的電壓曲線圖。
圖1示出了一個半導體主體(硅芯片)1的俯視圖，在該半導體主體上含有焊點2，其例如由Al組成并且在半導體主體1(參見圖1中的右側(cè)焊點2)中與保護結(jié)構(gòu)3和一個輸入或者輸入/輸出緩沖器4相連接。在緩沖器4上在半導體主體1中還連接了另外一個電路，以使在半導體主體1中總共實現(xiàn)一個集成電路。
焊點2的接觸是通過管腳5實現(xiàn)的，該管腳是由例如一個標準的銅制導線框或者以LOC安裝技術(shù)(LOC=Lead On Chip)構(gòu)成。在LOC安裝技術(shù)中屬于管腳的導線一直延伸到半導體主體1，并且由此通過一個粘結(jié)帶6分開。隨后金連接線7將導線框或者管腳5與焊點2相連接。
通過管腳5，該半導體主體1或者其中構(gòu)成的集成電路被傳輸了一個高的電勢VDD或者VCC和一個低的電勢VSS。
具有焊點2、連接線7和管腳或者導線的終端的半導體主體1隨后在一個塑料物質(zhì)8中由例如環(huán)氧樹脂填充。
另外為了明了，在圖1中只示出了一個管腳5，并且半導體主體1以及焊點2、連接線7、在半導體主體1中構(gòu)成的保護結(jié)構(gòu)3和同樣在半導體主體中構(gòu)成的緩沖器4與導線和管腳的里面部分一樣以實線表示，而此部分在所示出的俯視圖中是看不見的。
如圖1所示，此組件(自然具有非常多的管腳)處于一個檢測器中，其中管腳5的自由端被施加檢測電壓。因為現(xiàn)有的存儲器組件，例如SDRAM具有大多數(shù)的“啟動低”的輸入端，在檢測器中與不接觸的管腳或者焊點2相連接的電路保持在集成電路，例如啟動的電路中，以致在檢測器中可能的錯誤沒有能夠被識別，并且作為“不合格”評定的集成電路作為“合格”進行分級。
為了克服此困難在本發(fā)明的裝置中含有一個拉上或者拉下裝置和9(參考圖2)，其能夠設(shè)置在焊點2和由二極管構(gòu)成的保護結(jié)構(gòu)3之間或者在保護結(jié)構(gòu)3和緩沖器4之間(如圖2所示)。該拉上或者拉下裝置9能夠在此在選擇含有的電阻14或者其他的組件，例如N-波形件，和可能的節(jié)點K之前和/或之后，連接在焊點2與緩沖器4之間的線路上。此拉上或者拉下裝置9的作用是如果屬于此焊點2的管腳5在檢測器中沒有接觸時，將所屬的焊點2保持在高或者低的電勢上，以使可靠地避免與此焊點2或者相應(yīng)的緩沖器4相連接的電路的啟動。
該裝置9具有至少三個端子其在拉上裝置中含有一個高的供電電壓VCC或者VDD，在拉下裝置中含有一個低的供電電壓VSS，以及在拉上裝置和拉下裝置中含有一個構(gòu)成在半導體主體1中的集成電路的“控制信號”A。
圖3示出了一個拉上裝置的實現(xiàn)一個第一P-溝道-MOS-晶體管MP1與焊點2和緩沖器4之間的第一節(jié)點在保護結(jié)構(gòu)3之前或者之后相連接，該保護結(jié)構(gòu)能夠含有自身的電阻。因為該裝置相對于保護結(jié)構(gòu)3是任意的，其能夠在圖3中省去。MOS晶體管MP1的另一個端子位于高電勢VCC或者VDD上。信號A傳導到MOS晶體管MP1的柵極。
在可能的情況下還能夠含有一個第二P-溝道-MOS-晶體管MP2，其位于高電勢VDD或者VCC與和緩沖器4相連接的線路的焊點2之間，并且在其柵極上施加一個低電勢VSS。
圖4示出了一個具有第一N-溝道-MOS晶體管MN1的拉下裝置，該晶體管在低電勢VSS和與緩沖器4相連接的導線的焊點2之間連接在保護結(jié)構(gòu)3(圖4同樣未示出)之前或者之后，并且在柵極上通過反向器10施加信號A。
可能的或者優(yōu)選的另外一個第二N-溝道-MOS-晶體管MN2能夠同樣位于低電勢VSS和與緩沖器4相連接的導線的焊點2之間。此第二MOS-晶體管MN2在柵極上施加一個高電勢VDD或者VCC。
在圖3或者4中去除了圖2中明顯的電阻和節(jié)點。它們自然也能夠在此存在。
下面借助于圖5詳細解釋拉上或者拉下裝置9的工作。
在施加一個供電電壓VCC時，此電壓在“功率-上升-階段”11的上升是相對非?？斓?，而電壓A只是緩慢地上升。在此第一狀態(tài)中，A表示低的，第一P～溝道-MOS晶體管MP1(圖3)是導通的。由此在拉上裝置和拉下裝置中流過大約10μA的保持電流Ih1。同樣對于檢測模式或者燒焊-模式13，電壓A急速下降。而在正常工作12期間，電壓A是高的，以致第一P-溝道-MOS-晶體管MP1或者第一N-溝道-MOS-晶體管MN1分別斷開。
如果在拉上裝置或者拉下裝置中還含有一個第二MOS-晶體管MP2或者MN2，如果電壓A是低的，兩個晶體管MP1、MP2或者MN1、MN2在第一種狀態(tài)(功率-上升-階段11，檢測模式13)中是成對導通的。該保持電流然后由晶體管MP1或者MN1的保持電流Ih1和各個第二晶體管MP2或者MN2的大約5nA的保持電流的總和構(gòu)成。在第二種狀態(tài)(正常工作12)中，各個第二晶體管MP2和MN2導通，而第一晶體管MP1和MP2斷開。然后在此保持電流Ih2處于5nA的數(shù)量級。
對于各個第二晶體管MP2或者MN2,P-溝道-晶體管可能地也能夠具有較小的柵極長度，其柵極同樣施加高電壓VCC或者VDD，或者電阻(對于拉上裝置)或者N-溝道-晶體管具有較小的柵極長度，其柵極被施加VSS，或者同樣的電阻。
該拉上裝置尤其適合于SDRAM，例如CS、WE、CAS、U/L DQM、AO到13、CLK的輸入端。對應(yīng)的是拉下裝置尤其適合于SDRAM的輸入端CKE。
權(quán)利要求
1．在集成電路檢測中用于識別接觸錯誤的裝置，具有多個從集成電路的外殼(8)伸出的管腳(5)，該管腳與集成電路的半導體主體(1)上的各自的焊點(2)相連接，其特征在于，在各個焊點(2)和集成電路的輸入端之間的線路上存在拉上裝置或者拉下裝置(9)，如果在檢測中所屬的管腳(5)沒有接觸，該裝置通過保持電流的注入使焊點(2)保持在高的或者低的電勢上，以致與管腳(5)相連接的電路部分的啟動被避免。
2．如權(quán)利要求1的裝置，其特征在于，該拉上裝置含有一個第一P-溝道-MOS-晶體管(MP1)，其位于具有輸入緩沖器(4)所在的線路的焊點(2)和一個高電勢(VDD、VCC)之間，并且在其柵極施加一個電壓(A)。
3．如權(quán)利要求2的裝置，其特征在于，該拉上裝置另外含有一個第二P-溝道-MOS-晶體管(MP2)，其位于具有輸入緩沖器(4)所在的線路的焊點(2)和一個高電勢(VDD、VCC)之間，并且在其柵極施加一個低電勢(VSS)。
4．如權(quán)利要求1的裝置，其特征在于，該拉下裝置含有一個第一N-溝道-MOS-晶體管(MN1)，其位于具有輸入緩沖器(4)所在的線路的焊點(2)和一個低電勢(VSS)之間，并且在其柵極施加一個反向的電壓(A)。
5．如權(quán)利要求4的裝置，其特征在于，該拉下裝置另外含有一個第二N-溝道-MOS-晶體管(MN2)，其位于具有輸入緩沖器(4)所在的線路的焊點(2)和一個低電勢(VSS)之間，并且在其柵極施加一個高電勢(VDD、VCC)。
6．如權(quán)利要求2或者4的裝置，其特征在于，含有一個與第一晶體管并聯(lián)的電阻。
7．如權(quán)利要求1到6之一的裝置，其特征在于，在焊點(2)和集成電路的輸入端之間在拉上或者拉下裝置之前和/或之后含有電阻(14)和/或節(jié)點(K)。
全文摘要
在集成電路檢測中用于識別接觸錯誤的裝置,具有多個從集成電路的外殼(8)伸出的管腳(5),該管腳與集成電路的半導體主體(1)上的各自的焊點(2)相連接。在各個焊點(2)和集成電路之間存在拉上裝置或者拉下裝置(9),如果在檢測中所屬的管腳(5)沒有接觸,該裝置通過保持電流的注入使焊點(2)保持在高的或者低的電勢上,以致與管腳(5)相連接的電路部分的啟動被避免。
文檔編號G01R31/28GK1231427SQ9910442
公開日1999年10月13日 申請日期1999年3月26日 優(yōu)先權(quán)日1998年3月26日
發(fā)明者D·薩維格納, F·維伯, N·維爾斯 申請人:西門子公司