一種基于fpga的自適應m/t測速系統(tǒng)的制作方法
【技術領域】
[0001] 本發(fā)明涉及一種應用在位置伺服系統(tǒng)中在高、低速情況下保證測速精度的測量系 統(tǒng)，具體涉及一種基于FPGA的自適應Μ/T測速系統(tǒng)。
【背景技術】
[0002] 目前的測速技術主要有M法測速、T法測速、Μ/T法測速。
[0003] (I)M法測速是在一定的時間T內測取旋轉編碼器輸出的脈沖個數(shù)M，用以計算這 段時間的平均轉速。高速時M較大量化誤差較小，低速時誤差增大，該方法僅適用高速段。
[0004] (2) T法測速是在兩個相鄰脈沖的間隔時間內，用一個計數(shù)器對已知頻率的高頻脈 沖進行計數(shù)，由此計算轉速，低速時誤差較小，高速時量化誤差增大，該方法僅適用于低速 段。
[0005] (3) Μ/T測速法，把M法和T法結合起來，其既檢測T時間間隔內旋轉編碼器輸出脈 沖個數(shù)M，又檢測該時間間隔內高頻時鐘脈沖個數(shù)，其高速與低速測速性能均較好，是目前 廣泛應用的測速方法。
[0006] Μ/T測速原理及在高性能伺服系統(tǒng)中存在的問題，Μ/T測速法的原理圖如圖3所 示，Μ/T測速法原理如下：
[0007] 設傳感器每轉發(fā)出的脈沖數(shù)為P，在一個速度環(huán)更新周期內，傳感器發(fā)出的脈沖數(shù) 為Δ M = M2-M1，高頻脈沖數(shù)為Δ T = T2-T1，其中MC為碼盤脈沖計數(shù)器，并且在A脈沖的上 升沿計數(shù)，T中的值是當A的上升沿到來時保存在高頻脈沖計數(shù)器中的TC的計數(shù)值。如果 高頻脈TCLK的頻率為f TaK則實際轉速為：
[0009] 由Μ/T測速的基本原理看出，如果提高高頻脈沖頻率fTaK可以提高低速時的測速 精度，但是，對于32位計算機字長計數(shù)器，高頻脈沖頻率最高不能超過40MHz，否則會導致T 計數(shù)器溢出，因此，其低速下的測量精度受限于高頻脈沖頻率。同樣受限于計算機字長，在 高速情況下，碼盤的輸出脈沖頻率又不能過高，否則也會導致M計數(shù)器溢出。
[0010] 這是傳統(tǒng)的Μ/T測速方法主要存在的問題。對于高性能伺服系統(tǒng)，系統(tǒng)要求響應 速度快，超調量小，穩(wěn)定裕量大；通常會選擇高速電機來縮短響應時間，在高速運行時如果 測速傳感器輸出頻率較高，其電機的最高轉速將會受到限制；而為了減少系統(tǒng)超調并提高 系統(tǒng)穩(wěn)定性，又需要將電機軸速度控制在很低的一個范圍內，電機的低速測量精度是至關 重要的，其低速測量精度受限于高頻脈沖頻率。
【發(fā)明內容】
[0011] 為解決上述技術問題，本發(fā)明提供了一種基于FPGA的自適應Μ/T測速系統(tǒng)，該基 于FPGA的自適應Μ/T測速系統(tǒng)通過將系統(tǒng)需求的最低測量轉速和最高測量轉速分為許多 段測速區(qū)間，通過一個速度監(jiān)控模塊實時監(jiān)測當前的電機軸速度處于哪一個速度區(qū)間中， 依據(jù)電機軸速度所處的區(qū)間，對測速傳感器的輸出脈沖進行相應的倍頻或分頻處理，提高 了系統(tǒng)的測量精度。
[0012] 本發(fā)明通過以下技術方案得以實現(xiàn)。
[0013] 本發(fā)明提供的一種基于FPGA的自適應Μ/T測速系統(tǒng)，包括FPGA、旋變解碼芯片和 旋轉變壓器；所述FPGA輸出的控制信號傳到旋變解碼芯片，所述旋變解碼芯片將激磁信 號傳給旋轉變壓器；所述旋轉變壓器將采集的角度信號返回旋變解碼芯片，經(jīng)旋變解碼芯 片解碼之后返回給FPGA。
[0014] 所述FPGA包括光電編碼器接口模塊、系統(tǒng)控制模塊、Μ/T測速模塊和速度監(jiān)控模 塊，光電編碼器接口模塊對接收的輸入脈沖信號分別進行倍頻和分頻計數(shù)后存儲在對應的 倍頻M寄存器和分頻M寄存器中；
[0015] 系統(tǒng)控制模塊對系統(tǒng)高頻脈沖進行計數(shù)并將結果存儲在高頻計數(shù)寄存器中，系統(tǒng) 控制模塊還輸出對應的倍頻/分頻切換信號至Μ/T測速模塊；
[0016] Μ/T測速模塊讀取高頻計數(shù)寄存器、倍頻M寄存器和分頻M寄存器中的數(shù)值分別進 行速度計算，并將測速值傳輸至速度監(jiān)控模塊；
[0017] 速度監(jiān)控模塊根據(jù)當前的轉速信息為系統(tǒng)選擇倍頻信號或分頻信號下測量的速 度值。
[0018] 所述倍頻信號的倍頻系數(shù)為1~4。
[0019] 所述分頻信號的分頻系數(shù)為1~4。
[0020] 所述旋變解碼芯片的型號為AD2S210。
[0021] 本發(fā)明的有益效果在于：低速時對信號脈沖的倍頻處理使系統(tǒng)的低速測量精度更 高，在不改變測速傳感器分辨率的情況下，所能測量的最低轉速可達〇. 2r/min ;而高速時 對信號脈沖的分頻處理使得該算法能夠在計算機字長不變且不溢出的情況下，測量更高的 電機轉速，保證高速下的測量精度；速度環(huán)的更新周期可以降低至400 μ s，在高性能伺服 系統(tǒng)的應用中能夠有效解決頻率響應和超調量之間的矛盾，大大拓寬調速范圍。
【附圖說明】
[0022] 圖1是本發(fā)明的原理圖；
[0023] 圖2是圖1中FPGA的原理圖；
[0024] 圖3是傳統(tǒng)的Μ/T測速原理圖。
【具體實施方式】
[0025] 下面進一步描述本發(fā)明的技術方案，但要求保護的范圍并不局限于所述。
[0026] 如圖1和圖2所示的一種基于FPGA的自適應Μ/T測速系統(tǒng)，包括FPGA、旋變解碼 芯片和旋轉變壓器；所述FPGA輸出的控制信號傳到旋變解碼芯片，所述旋變解碼芯片將激 磁信號傳給旋轉變壓器；所述旋轉變壓器將采集的角度信號返回旋變解碼芯片，經(jīng)旋變解 碼芯片解碼之后返回給FPGA。
[0027] 所述FPGA包括光電編碼器接口模塊、系統(tǒng)控制模塊、Μ/T測速模塊和速度監(jiān)控模 塊，光電編碼器接口模塊對接收的輸入脈沖信號分別進行倍頻和分頻計數(shù)后存儲在對應的 倍頻M寄存器和分頻M寄存器中；系統(tǒng)控制模塊對系統(tǒng)高頻脈沖進行計數(shù)并將結果存儲在 高頻計數(shù)寄存器中，系統(tǒng)控制模塊還輸出對應的倍頻/分頻切換信號至Μ/T測速模塊;M/T 測速模塊讀取高頻計數(shù)寄存器、倍頻M寄存器和分頻M寄存器中的數(shù)值分別進行速度計算， 并將測速值傳輸至速度監(jiān)控模塊；速度監(jiān)控模塊根據(jù)當前的轉速信息為系統(tǒng)選擇倍頻信號 或分頻信號下測量的速度值。
[0028] 硬件設計上采用旋轉變壓器加 AD2S1210旋變解碼芯片的測速方案。在AD2S1210 正常工作時，當電機軸旋轉其自動輸出A、B、Z脈沖，與光電編碼器一致；且其操作信號和A、 B、Z脈沖電平與FPGA芯片電平兼容，能夠直接相連。當AD2S1210旋變解碼芯片選擇14位 精度時，電機軸旋轉一周其會發(fā)出4096個A、B脈沖或16384個沿脈沖，其在電機軸上的位 置測量精度為0.088