實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制裝置及方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制裝置及方法，涉及供電控制領(lǐng)域，包括電源，電源的正極與電源轉(zhuǎn)換芯片的輸入端相連，電源的負(fù)極接地；電源轉(zhuǎn)換芯片通過(guò)第一分壓電阻R1分別與第二分壓電阻R2、比較器U1的反相輸入端相連，第二分壓電阻R2的另一端接地；電源轉(zhuǎn)換芯片通過(guò)第三分壓電阻R3分別與第四分壓電阻R4、比較器U1的同相輸入端相連，第三分壓電阻R3的另一端接GND；比較器U1與可編程邏輯器件的輸入接口相連；可編程邏輯器件的三個(gè)輸出口分別與第一使能管腳、第二使能管腳和第三使能管腳相連。本發(fā)明能夠精確控制上電時(shí)序、下電時(shí)序、上電時(shí)間間隔和下點(diǎn)時(shí)間間隔，滿(mǎn)足使用者的需求，工作質(zhì)量較好。
【專(zhuān)利說(shuō)明】實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制裝置及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及高速光通信產(chǎn)品內(nèi)部的供電控制領(lǐng)域，具體涉及一種實(shí)現(xiàn)多電源上下電時(shí)序的控制裝置及方法。
【背景技術(shù)】
[0002]隨著社會(huì)的進(jìn)步，光通信產(chǎn)品高速發(fā)展，高速的光通信產(chǎn)品對(duì)供電的要求較高，光通信產(chǎn)品不僅要求上電時(shí)序和下電時(shí)序，而且對(duì)上電完成的時(shí)間都提出了精確的要求。光通信產(chǎn)品上電后，光通信產(chǎn)品的總電源一旦消失，光通信產(chǎn)品的控制芯片就無(wú)法工作，進(jìn)而無(wú)法起到控制光通信產(chǎn)品下電的作用；因此，光通信產(chǎn)品的下電時(shí)序控制屬于一個(gè)較大的難點(diǎn)。
[0003]目前，市面上出現(xiàn)的電源管理芯片能夠控制光通信產(chǎn)品的上電時(shí)序，但是，電源管理芯片使用時(shí)存在以下缺陷:
[0004](I)電源管理芯片無(wú)法控制光通信產(chǎn)品的下電時(shí)序，電源管理芯片控制光通信產(chǎn)品內(nèi)部的多個(gè)器件時(shí)，可控制的上電時(shí)間間隔和下電時(shí)間間隔只能設(shè)置到秒這個(gè)數(shù)量級(jí)，例如2秒，這個(gè)時(shí)間相對(duì)來(lái)說(shuō)較大，精確度較低，電源管理芯片已經(jīng)難以滿(mǎn)足高速發(fā)展的光通信產(chǎn)品的需求。
[0005](2)電源管理芯片的上電時(shí)序和下電時(shí)間間隔是固定的，使用者無(wú)法根據(jù)實(shí)際需求調(diào)整光通信產(chǎn)品內(nèi)部器件的上電時(shí)間間隔和下電時(shí)間間隔，電源管理芯片能管理的時(shí)間間隔與光通信產(chǎn)品內(nèi)部器件實(shí)際需求的時(shí)間間隔不符，這時(shí)就不能采用電源管理芯片。

【發(fā)明內(nèi)容】

[0006]針對(duì)現(xiàn)有技術(shù)中存在的缺陷，本發(fā)明的目的在于提供一種實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制裝置及方法，不僅能夠精確控制光通信產(chǎn)品的上電時(shí)序和下電時(shí)序，而且能夠精確的控制上電時(shí)間間隔和下點(diǎn)時(shí)間間隔，滿(mǎn)足使用者的需求，工作質(zhì)量較好。
[0007]為達(dá)到以上目的，本發(fā)明采取的技術(shù)方案是:一種實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制裝置，包括電源、電源轉(zhuǎn)換芯片、比較器U1、可編程邏輯器件、第一分壓電阻R1、第二分壓電阻R2、第三分壓電阻R3和第四分壓電阻R4、電容Cl、第一下拉電阻R5、第二下拉電阻R6、第三下拉電阻R7、第一電源芯片、第二電源芯片和第三電源芯片；比較器Ul包括正供電管腳和負(fù)供電管腳；可編程邏輯器件包括電源端、輸入接口、第一輸出接口、第二輸出接口、第三輸出接口和接地端；
[0008]所述電源的正極與電源轉(zhuǎn)換芯片的輸入端相連，電源的負(fù)極接地；所述電源轉(zhuǎn)換芯片的輸出端通過(guò)第一分壓電阻Rl分別與第二分壓電阻R2、比較器Ul的反相輸入端相連，第二分壓電阻R2遠(yuǎn)離比較器Ul的一端接地；所述電源轉(zhuǎn)換芯片的輸入端通過(guò)第三分壓電阻R3分別與第四分壓電阻R4、比較器Ul的同相輸入端相連，第四分壓電阻R4遠(yuǎn)離比較器Ul的一端接地；
[0009]所述比較器Ul的正供電管腳與電源轉(zhuǎn)換芯片的輸出端相連，比較器Ul的正供電管腳通過(guò)電容Cl接地，比較器Ul的負(fù)供電管腳接地，比較器Ul的輸出端與可編程邏輯器件的輸入接口相連；可編程邏輯器件的第一輸出接口與第一電源芯片的第一使能管腳相連，第一使能管腳通過(guò)第一下拉電阻R5接地；可編程邏輯器件的第二輸出接口與第二電源芯片的第二使能管腳相連，第二使能管腳通過(guò)第二下拉電阻R6接地；可編程邏輯器件的第三輸出接口與第三電源芯片的第三使能管腳相連，第三使能管腳通過(guò)第三下拉電阻R7接地；可編程邏輯器件的電源端與電源轉(zhuǎn)換芯片的輸出端相連，可編程邏輯器件的接地端接地。
[0010]在上述技術(shù)方案的基礎(chǔ)上，所述第一分壓電阻Rl的阻值為10kQ，第二分壓電阻R2的阻值為30.1kQ，第三分壓電阻R3的阻值為30.1kQ，第四分壓電阻R4的阻值為IOkQ。
[0011]在上述技術(shù)方案的基礎(chǔ)上，所述電容Cl的容量為0.1 μ F。
[0012]在上述技術(shù)方案的基礎(chǔ)上，所述第一下拉電阻R5的阻值為IOkQ或者4.75kΩ，第二下拉電阻R6的阻值為IOkQ或者4.75kQ，第三下拉電阻R7的阻值為IOkQ或者
4.75k Ω。
[0013]一種上述裝置的實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制方法，其特征在于，包括以下步驟:
[0014]A、電源輸向電源轉(zhuǎn)換芯片的輸入端輸入電源電壓，電源轉(zhuǎn)換芯片將電源電壓轉(zhuǎn)化為輸出電壓；輸出電壓通過(guò)第一分壓電阻Rl和第二分壓電阻R2分壓,產(chǎn)生反相輸入電壓輸入至比較器Ul的反相輸入端；電源電壓通過(guò)第三分壓電阻R3和第四分壓電阻R4分壓，產(chǎn)生同相輸入電壓輸入至比較器Ul的同相輸入端；
[0015]B、比較器Ul的輸出端輸出指示信號(hào)至可編程邏輯器件的輸入接口 ；根據(jù)可編程邏輯器件預(yù)設(shè)第一上電間隔時(shí)間、第二上電間隔時(shí)間、第一下電間隔時(shí)間和第二下電間隔時(shí)間；
[0016]C、監(jiān)測(cè)指示信號(hào)的電平，若指示信號(hào)的電平在2V以上，可編程邏輯器件依次輸出三個(gè)2V以上的電平至第一使能管腳、第二使能管腳和第三使能管腳，第一使能管腳和第二使能管腳之間的間隔時(shí)間為第一上電間隔時(shí)間，第二使能管腳和第三使能管腳之間的間隔時(shí)間為第二上電間隔時(shí)間；若指示信號(hào)的電平在0.8V以下，可編程邏輯器件依次輸出三個(gè)
0.8V以下的電平至第一使能管腳、第二使能管腳和第三使能管腳，第一使能管腳和第二使能管腳之間的間隔時(shí)間為第一下電間隔時(shí)間，第二使能管腳和第三使能管腳之間的間隔時(shí)間為第二下電間隔時(shí)間。
[0017]在上述技術(shù)方案的基礎(chǔ)上，步驟A中所述電源電壓為11.4V?12.6V，所述電源轉(zhuǎn)換芯片的輸出電壓為3.15V?3.45V。
[0018]在上述技術(shù)方案的基礎(chǔ)上，步驟A中所述電源電壓為12V，所述電源轉(zhuǎn)換芯片的輸出電壓為3.3V。
[0019]在上述技術(shù)方案的基礎(chǔ)上，所述第一上電間隔時(shí)間為10毫秒或者20毫秒，所述第二上電間隔時(shí)間為I毫秒。
[0020]在上述技術(shù)方案的基礎(chǔ)上，所述第一下電間隔時(shí)間為20納秒，所述第二下電間隔時(shí)間為20納秒。
[0021]與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于:[0022](I)本發(fā)明使用時(shí)，當(dāng)DC-DC掉電后，DC-DC的輸出電壓VCC還能夠保持一端時(shí)間，進(jìn)而使得CPLD能夠繼續(xù)工作一段時(shí)間。即使外部供電突然消失，CPLD仍然可以按照第一下電間隔時(shí)間和第二下電間隔時(shí)間，控制第一使能管腳EN1、第二使能管腳EN2和第三使能管腳EN3下電。因此，本發(fā)明能夠通過(guò)DC-DC、比較器和CPLD控制上電時(shí)序和下電時(shí)序。
[0023](2 )本發(fā)明使用時(shí)，操作人員能夠采用CPLD編程設(shè)定上電時(shí)間間隔和下電時(shí)間間隔，與現(xiàn)有技術(shù)中上電時(shí)間間隔和下電時(shí)間間隔在2秒以上的電源芯片相比，本發(fā)明要靈活得多，本發(fā)明能夠根據(jù)實(shí)際產(chǎn)品的需要自由設(shè)定上電時(shí)間間隔和下電時(shí)間間隔，時(shí)間間隔最大可設(shè)多少，由CPLD計(jì)數(shù)器的能力決定，時(shí)間間隔最小可設(shè)多少，由設(shè)計(jì)人員使用的晶振或者說(shuō)時(shí)鐘周期來(lái)決定。CPLD能夠?qū)⑸想姇r(shí)間間隔和下電時(shí)間間隔精確至毫秒、微妙或納秒級(jí)別，精確度較高，不僅能夠滿(mǎn)足高速發(fā)展的光通信產(chǎn)品的需求，而且本發(fā)明容易實(shí)現(xiàn)，不僅成本較低，工作質(zhì)量較好。
[0024](3)本發(fā)明使用時(shí)，只需使用高速光通信產(chǎn)品母板的12V電源電壓，即可在光通信產(chǎn)品的各種系統(tǒng)板卡上的器件內(nèi)部使用，適用范圍比較廣泛。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0025]圖1為本發(fā)明實(shí)施例中實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制裝置的結(jié)構(gòu)示意圖；
[0026]圖2為本發(fā)明實(shí)施例中輸入電源電壓V1、輸出電壓VCC、同相輸入電壓V+、反相輸入電壓V-、DROP信號(hào)電平VDROP與時(shí)間的變化圖；
[0027]圖3為本發(fā)明實(shí)施例中輸入電源電壓V1、輸出電壓VCC、第一電源芯片輸出端outl的電壓、第二電源芯片輸出端out2的電壓、第三電源芯片輸出端out3的電壓隨時(shí)間的變化圖。
[0028]圖中:比較器-Ul，第一分壓電阻-Rl，第二分壓電阻-R2，第三分壓電阻-R3，第四分壓電阻_R4，電容-Cl,第一下拉電阻-R5,第二下拉電阻-R6,第三下拉電阻-R7。
【具體實(shí)施方式】
[0029]以下結(jié)合附圖及實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明。
[0030]參見(jiàn)圖1所示，本發(fā)明實(shí)施例中的實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制裝置，包括電源、電源轉(zhuǎn)換芯片(DC-DC)、比較器U1、可編程邏輯器件(CPLD)、第一分壓電阻R1、第二分壓電阻R2、第三分壓電阻R3和第四分壓電阻R4、電容Cl、第一下拉電阻R5、第二下拉電阻R6、第三下拉電阻R7、第一電源芯片、第二電源芯片和第三電源芯片。
[0031]比較器Ul包括正供電管腳和負(fù)供電管腳；CPLD包括電源端VDD、輸入接口 10、第一輸出接口 101、第二輸出接口 102、第三輸出接口 103和接地端GND。
[0032]電源的正極與DC-DC的輸入端Vin相連，電源的負(fù)極接地。DC-DC的輸出端Vout通過(guò)第一分壓電阻Rl分別與第二分壓電阻R2、比較器Ul的反相輸入端U-相連，第二分壓電阻R2遠(yuǎn)離比較器Ul的一端接地；DC-DC的輸入端Vin通過(guò)第三分壓電阻R3分別與第四分壓電阻R4、比較器Ul的同相輸入端U+相連，第四分壓電阻R4遠(yuǎn)離比較器Ul的一端接地。
[0033]比較器Ul的正供電管腳與DC-DC的輸出端相連，比較器Ul通過(guò)DC-DC供電。比較器Ul的正供電管腳通過(guò)電容Cl接地，比較器Ul的負(fù)供電管腳接地。比較器Ul的輸出端與CPLD的輸入接口 IO相連。
[0034]CPLD的第一輸出接口 IOl與第一電源芯片的使能管腳ENl相連，第一使能管腳ENl通過(guò)第一下拉電阻R5接地,第一電源芯片的輸出端outl與光通信產(chǎn)品的內(nèi)部器件相連。 [0035]CPLD的第二輸出接口 102與第二電源芯片的使能管腳EN2相連，第二使能管腳EN2通過(guò)第二下拉電阻R6接地，第二電源芯片的的輸出端out2與光通信產(chǎn)品的內(nèi)部器件相連。
[0036]CPLD的第三輸出接口 103與第三電源芯片的使能管腳EN3相連，第三使能管腳EN3通過(guò)第三下拉電阻R7接地，第三電源芯片的輸出端out3與光通信產(chǎn)品的內(nèi)部器件相連。
[0037]CPLD的電源端VDD與DC-DC的輸出端Vout相連，CPLD的接地端GND接地。
[0038]本發(fā)明實(shí)施例中，第一分壓電阻Rl的阻值為10kQ，第二分壓電阻R2的阻值為30.1kQ，第三分壓電阻R3的阻值為30.1kQ，第四分壓電阻R4的阻值為IOk Ω，電容Cl的容量為0.1 μ F，第一下拉電阻R5的阻值為IOkQ或者4.75k Ω，第二下拉電阻R6的阻值為IOkQ或者4.75kΩ，第三下拉電阻R7的阻值為IOkQ或者4.75kΩ。
[0039]本發(fā)明實(shí)施例中實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制方法如下:
[0040]S1:電源輸向DC-DC的輸入端Vin輸入電源電壓VI，DC-DC將電源電壓Vl轉(zhuǎn)化為輸出電壓VCC。
[0041]S2:輸出電壓VCC通過(guò)第一分壓電阻Rl和第二分壓電阻R2分壓，產(chǎn)生反相輸入電壓V-輸入至比較器Ul的反相輸入端U-;電源電壓Vl通過(guò)第三分壓電阻R3和第四分壓電阻R4分壓，產(chǎn)生同相輸入電壓V+輸入至比較器Ul的同相輸入端U+。
[0042]S3:比較器Ul的輸出端輸出指示信號(hào)(DROP信號(hào))至CPLD的輸入接口 10。
[0043]S4:根據(jù)實(shí)際使用的可編程邏輯器件進(jìn)行編程，預(yù)設(shè)第一上電間隔時(shí)間、第二上電間隔時(shí)間、第一下電間隔時(shí)間和第二下電間隔時(shí)間。
[0044]S5:監(jiān)測(cè)DROP信號(hào)的電平，若DROP信號(hào)的電平在2V以上，轉(zhuǎn)到步驟S6 ^DROP信號(hào)的電平在0.8V以下，轉(zhuǎn)到步驟S7。
[0045]S6 =CPLD依次輸出三個(gè)2V以上的電平至第一使能管腳EN1、第二使能管腳EN2和第三使能管腳EN3，第一使能管腳ENl和第二使能管腳EN2之間的間隔時(shí)間為第一上電間隔時(shí)間，第二使能管腳EN2和第三使能管腳EN3之間的間隔時(shí)間為第二上電間隔時(shí)間。
[0046]S7 =CPLD依次輸出三個(gè)0.8V以下的電平至第一使能管腳EN1、第二使能管腳EN2和第三使能管腳EN3，第一使能管腳ENl和第二使能管腳EN2之間的間隔時(shí)間為第一下電間隔時(shí)間，第二使能管腳EN2和第三使能管腳EN3之間的間隔時(shí)間為第二下電間隔時(shí)間。
[0047]本發(fā)明實(shí)施例中實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制方法的工作原理如下:
[0048]電源向DC-DC輸入電源電壓Vl后(B卩DC-DC上電后)，因?yàn)殡娫措妷篤l大于DC-DC的輸出電壓VCC，分壓輸出電壓VCC的第一分壓電阻R1、第二分壓電阻R2，與分壓電源電壓Vl的第三分壓電阻R3、第四分壓電阻R4的分布位置不同，所以比較器Ul的同相輸入電壓V+大于反相輸入電壓V-，比較器Ul的輸出端向CPLD輸出的電平為高電平，CPLD能夠依次輸出三個(gè)高電平至第一使能管腳EN1、第二使能管腳EN2和第三使能管腳EN3。[0049]當(dāng)電源不再為DC-DC供電時(shí)，DC-DC的輸入端Vin的電源電壓Vl開(kāi)始下降(即總電源開(kāi)始掉電)，比較器Ul的同相輸入電壓V+開(kāi)始下降。由于DC-DC的輸出電壓VCC是電源電壓Vl通過(guò)DC-DC轉(zhuǎn)換產(chǎn)生，因此電源電壓Vl掉電后，輸出電壓VCC仍然能夠保持一段時(shí)間，進(jìn)而使得輸出電壓VCC分壓產(chǎn)生的反相輸入電壓V-保持一段時(shí)間；DC-DC的電源電壓Vl下降至一定程度后，輸出電壓VCC才會(huì)開(kāi)始下降，進(jìn)而使得反相輸入電壓V-開(kāi)始下降。
[0050]在DC-DC的輸入端Vin的電壓下降的過(guò)程中，當(dāng)比較器Ul的同相輸入電壓V+大于反相輸入電壓V-時(shí)，比較器Ul輸出至CPLD的DROP信號(hào)的電平在2V以上(屬于高電平)；當(dāng)比較器Ul的同相輸入電壓V+小于反相輸入電壓V-時(shí)，比較器Ul輸出至CPLD的DROP信號(hào)的電平在0.8V以下(屬于低電平)，比較器Ul輸出低電平至CPLD。
[0051]CPLD收到DROP信號(hào)的電平為低電平時(shí)，CPLD依次輸入3個(gè)低電平至第一使能管腳EN1、第二使能管腳EN2和第三使能管腳EN3。由于電源電壓Vl掉電后，DC-DC的輸出電壓VCC能夠保持一段時(shí)間，進(jìn)而使得CPLD能夠繼續(xù)工作一段時(shí)間。因此，即使總電源突然消失，CPLD仍然可以按照第一下電間隔時(shí)間和第二下電間隔時(shí)間控制第一使能管腳EN1、第二使能管腳EN2和第三使能管腳EN3下電。
[0052]在實(shí)際應(yīng)用中，電源電壓Vl為11.4V?12.6V, DC-DC的輸出電壓VCC為3.15V?
3.45V，第一上電間隔時(shí)間、第二上電間隔時(shí)間、第一下電間隔時(shí)間和第二下電間隔時(shí)間根
據(jù)實(shí)際需求設(shè)置。
[0053]由于電源電壓Vl掉電后，DC-DC的輸出電壓VCC能夠保持的時(shí)間較短(一般在幾毫秒內(nèi))消失，若輸出電壓VCC掉電，CPLD就無(wú)法控制第一使能管腳ENl和第二使能管腳EN2下電，因此第一使能管腳ENl和第二使能管腳EN2之間的第一下電間隔時(shí)間需設(shè)置較短為宜。因?yàn)榈谌鼓芄苣_EN3是最后一個(gè)下電，所以即使沒(méi)有CPLD控制第三使能管腳EN3下電，當(dāng)DC-DC掉電后，第三使能管腳EN3也會(huì)自行下電。因此，因此第二使能管腳EN2和第三使能管腳EN3之間的第二下電時(shí)間間隔沒(méi)有嚴(yán)格的設(shè)置要求；若實(shí)際應(yīng)用中要求第三使能管腳EN3在某一時(shí)間內(nèi)下電，編程人員可以在CPLD上自行編程控制第二下電時(shí)間間隔。
[0054]本發(fā)明實(shí)施例中的電源電壓Vl為12V,輸出電壓VCC為3.3V,第一上電間隔時(shí)間為10毫秒或20毫秒，第二上電間隔時(shí)間為I毫秒，第一下電間隔時(shí)間為20納秒，第二下電間隔時(shí)間為20納秒。
[0055]下面，通過(guò)I個(gè)實(shí)施例詳細(xì)說(shuō)明本發(fā)明的工作原理。
[0056]參見(jiàn)圖1、圖2所示，電源輸向DC-DC的輸入端Vin輸入12V的電源電壓V1，DC_DC將電源電壓Vl轉(zhuǎn)化為3.3V的輸出電壓VCC。輸出電壓VCC通過(guò)第一分壓電阻Rl和第二分壓電阻R2分壓，產(chǎn)生2.4V的反相輸入電壓V-輸入至比較器Ul的反相輸入端U-;電源電壓Vl通過(guò)第三分壓電阻R3和第四分壓電阻R4分壓，產(chǎn)生2.8V的同相輸入電壓V+輸入至比較器Ul的同相輸入端U+。當(dāng)同相輸入電壓V+大于反相輸入電壓V-時(shí)，比較器Ul輸出電平為3.3V的DROP信號(hào)至CPLD的輸入接口 10。當(dāng)同相輸入電壓V+小于反相輸入電壓V-時(shí)，比較器Ul輸出小于0.8V的DROP信號(hào)至CPLD的輸入接口 10。通過(guò)CPLD編程，預(yù)設(shè)第一上電間隔時(shí)間為10毫秒，第二上電間隔時(shí)間為I毫秒，第一下電間隔時(shí)間為20納秒，第二下電間隔時(shí)間為20納秒。
[0057]監(jiān)測(cè)DROP信號(hào)的電平，參見(jiàn)圖2、圖3所示，DC-DC上電后，比較器Ul的同相輸入電壓V+始終大于反相輸入電壓V-，比較器Ul輸出至CPLD的DROP信號(hào)的電平在3.3V左右，CPLD依次輸出三個(gè)高電平至第一使能管腳ENl、第二使能管腳EN2和第三使能管腳EN3 ；第一使能管腳ENl和第二使能管腳EN2之間的間隔時(shí)間為10毫秒，第二使能管腳EN2和第三使能管腳EN3之間的間隔時(shí)間為I毫秒。
[0058]當(dāng)總電源電壓Vl下降至IOV以下時(shí)，比較器Ul的反相輸入電壓V-大于同相輸入電壓V+，比較器Ul輸出至CPLD的DROP信號(hào)的電平小于0.8V (屬于低電平)，比較器Ul輸出低電平至CPLD。
[0059]參見(jiàn)圖3所示，CPLD收到DROP信號(hào)的電平為低電平時(shí)，CPLD依次輸出3個(gè)低電平至第一使能管腳ENl、第二使能管腳EN2和第三使能管腳EN3，CPLD依次控制第一電源芯片的輸出端outl，第二電源芯片的輸出端out2和第三電源芯片的輸出端out3。參見(jiàn)圖2所示，DC-DC的輸入端Vin的電源電壓Vl下降后，DC-DC的輸出電壓VCC大約在5毫秒后才開(kāi)始下降，輸出電壓VCC從開(kāi)始下降至下降到不能工作的閾值電壓可能還有2毫秒左右。因此，CPLD還能夠繼續(xù)工作7毫秒，參見(jiàn)圖3所示，CPLD能夠通過(guò)控制第一使能管腳EN1、第二使能管腳EN2和第三使能管腳EN3下電，進(jìn)而控制第一電源芯片的輸出端out I，第二電源芯片的輸出端out2和第三電源芯片的輸出端out3,第一電源芯片的輸出端outl,第二電源芯片的輸出端out2和第三電源芯片的輸出端out3之間的下電時(shí)間間隔還由電源芯片的特性決定，具體以實(shí)測(cè)為準(zhǔn)。參見(jiàn)圖3所示，第一電源芯片的輸出端outl下電和第二電源芯片的輸出端out2下電之間的時(shí)間間隔大約為20微秒，第二電源芯片的輸出端out2下電和第三電源芯片的輸出端out3下電之間的時(shí)間間隔大約為I毫秒。
[0060]本發(fā)明不局限于上述實(shí)施方式，對(duì)于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也視為本發(fā)明的保護(hù)范圍之內(nèi)。本說(shuō)明書(shū)中未作詳細(xì)描述的內(nèi)容屬于本領(lǐng)域?qū)I(yè)技術(shù)人員公知的現(xiàn)有技術(shù)。
【權(quán)利要求】
1.一種實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制裝置，其特征在于:包括電源、電源轉(zhuǎn)換芯片、比較器U1、可編程邏輯器件、第一分壓電阻R1、第二分壓電阻R2、第三分壓電阻R3和第四分壓電阻R4、電容Cl、第一下拉電阻R5、第二下拉電阻R6、第三下拉電阻R7、第一電源芯片、第二電源芯片和第三電源芯片；比較器Ul包括正供電管腳和負(fù)供電管腳；可編程邏輯器件包括電源端、輸入接口、第一輸出接口、第二輸出接口、第三輸出接口和接地端； 所述電源的正極與電源轉(zhuǎn)換芯片的輸入端相連，電源的負(fù)極接地；所述電源轉(zhuǎn)換芯片的輸出端通過(guò)第一分壓電阻Rl分別與第二分壓電阻R2、比較器Ul的反相輸入端相連，第二分壓電阻R2遠(yuǎn)離比較器Ul的一端接地；所述電源轉(zhuǎn)換芯片的輸入端通過(guò)第三分壓電阻R3分別與第四分壓電阻R4、比較器Ul的同相輸入端相連，第四分壓電阻R4遠(yuǎn)離比較器Ul的一端接地； 所述比較器Ul的正供電管腳與電源轉(zhuǎn)換芯片的輸出端相連，比較器Ul的正供電管腳通過(guò)電容Cl接地，比較器Ul的負(fù)供電管腳接地，比較器Ul的輸出端與可編程邏輯器件的輸入接口相連；可編程邏輯器件的第一輸出接口與第一電源芯片的第一使能管腳相連，第一使能管腳通過(guò)第一下拉電阻R5接地；可編程邏輯器件的第二輸出接口與第二電源芯片的第二使能管腳相連，第二使能管腳通過(guò)第二下拉電阻R6接地；可編程邏輯器件的第三輸出接口與第三電源芯片的第三使能管腳相連，第三使能管腳通過(guò)第三下拉電阻R7接地；可編程邏輯器件的電源端與電源轉(zhuǎn)換芯片的輸出端相連，可編程邏輯器件的接地端接地。
2.如權(quán)利要求1所述的實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制裝置，其特征在于:所述第一分壓電阻Rl的阻值為IOkQ，第二分壓電阻R2的阻值為30.1kQ，第三分壓電阻R3的阻值為30.1kQ，第四分壓電阻R4的阻值為IOkQ。
3.如權(quán)利要求1所述的實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制裝置，其特征在于:所述電容Cl的容量為0.1 μ F。
4.如權(quán)利要求1所述的實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制裝置，其特征在于:所述第一下拉電阻R5的阻值為IOkQ或者4.75k Ω，第二下拉電阻R6的阻值為IOkQ或者4.75k Ω，第三下拉電阻R7的阻值為IOkQ或者4.75k Ω。
5.一種基于權(quán)利要求1至4任一項(xiàng)所述裝置的實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制方法，其特征在于，包括以下步驟: A、電源輸向電源轉(zhuǎn)換芯片的輸入端輸入電源電壓，電源轉(zhuǎn)換芯片將電源電壓轉(zhuǎn)化為輸出電壓；輸出電壓通過(guò)第一分壓電阻Rl和第二分壓電阻R2分壓，產(chǎn)生反相輸入電壓輸入至比較器Ul的反相輸入端；電源電壓通過(guò)第三分壓電阻R3和第四分壓電阻R4分壓，產(chǎn)生同相輸入電壓輸入至比較器Ul的同相輸入端； B、比較器Ul的輸出端輸出指示信號(hào)至可編程邏輯器件的輸入接口；根據(jù)可編程邏輯器件預(yù)設(shè)第一上電間隔時(shí)間、第二上電間隔時(shí)間、第一下電間隔時(shí)間和第二下電間隔時(shí)間； C、監(jiān)測(cè)指示信號(hào)的電平，若指示信號(hào)的電平在2V以上，可編程邏輯器件依次輸出三個(gè)2V以上的電平至第一使能管腳、第二使能管腳和第三使能管腳，第一使能管腳和第二使能管腳之間的間隔時(shí)間為第一上電間隔時(shí)間，第二使能管腳和第三使能管腳之間的間隔時(shí)間為第二上電間隔時(shí)間；若指示信號(hào)的電平在0.8V以下，可編程邏輯器件依次輸出三個(gè)0.8V以下的電平至第一使能管腳、第二使能管腳和第三使能管腳，第一使能管腳和第二使能管腳之間的間隔時(shí)間為第一下電間隔時(shí)間，第二使能管腳和第三使能管腳之間的間隔時(shí)間為第二下電間隔時(shí)間。
6.如權(quán)利要求5所述的實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制方法，其特征在于:步驟A中所述電源電壓為11.4V~12.6V，所述電源轉(zhuǎn)換芯片的輸出電壓為3.15V~3.45V。
7.如權(quán)利要求6所述的實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制方法，其特征在于:步驟A中所述電源電壓為12V，所述電源轉(zhuǎn)換芯片的輸出電壓為3.3V。
8.如權(quán)利要求5至7任一項(xiàng)所述的實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制方法，其特征在于:所述第一上電間隔時(shí)間為10毫秒或者20毫秒，所述第二上電間隔時(shí)間為I毫秒。
9.如權(quán)利要求5至7任一項(xiàng)所述的實(shí)現(xiàn)多電源上電時(shí)序和下電時(shí)序的控制方法，其特征在于:所述第一下電間隔時(shí)間 為20納秒，所述第二下電間隔時(shí)間為20納秒。
【文檔編號(hào)】G05B19/04GK103699026SQ201310727086
【公開(kāi)日】2014年4月2日 申請(qǐng)日期:2013年12月25日 優(yōu)先權(quán)日:2013年12月25日
【發(fā)明者】盧謙, 李玲 申請(qǐng)人:烽火通信科技股份有限公司