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      雷達(dá)回波模擬器高精度延時控制方法及雷達(dá)回波模擬器與流程

      文檔序號:12549659閱讀:2691來源:國知局
      雷達(dá)回波模擬器高精度延時控制方法及雷達(dá)回波模擬器與流程

      本發(fā)明涉及電子技術(shù)領(lǐng)域,特別涉及雷達(dá)信號處理技術(shù)領(lǐng)域,具體是指一種雷達(dá)回波模擬器高精度延時控制方法及雷達(dá)回波模擬器。



      背景技術(shù):

      在雷達(dá)信號處理領(lǐng)域,現(xiàn)有的信號延時控制機(jī)制是,外部中頻信號經(jīng)高速ADC采樣(采樣時鐘速率2.4GHz),通過串并轉(zhuǎn)換為16路低速信號(并行處理時鐘速率150MHz),再送入到FPGA進(jìn)行信號處理(添加延時,多普勒等),之后再并串轉(zhuǎn)換經(jīng)DAC輸出。在傳統(tǒng)的工程實現(xiàn)中,模擬回波的最小延時完全依賴于并行處理時鐘的速率,此例中即為150MHz。

      以16路實部信號為例加以說明,如圖1所示,其中Re(n-1)表示被延遲了(n-1)個時鐘的實部信號,它包含Re_0,Re_1,…,Re_15共16路并行分信號,Re(n)表示被延遲了n個時鐘的實部信號。很顯然,Re(n-1)到Re(n)的延時間隔為而且16路信號并串轉(zhuǎn)換后,每一個的延時對應(yīng)是16個點的間隔(并串轉(zhuǎn)換后采樣率變?yōu)?.4GHz,每個點間隔)。因此,最小延時取決于并行處理時鐘的速率,其間隔為

      可編程邏輯門陣列(FPGA)因其強大的并行處理能力,以及可編程、低功耗、底低成本的優(yōu)勢而得到廣泛應(yīng)用。傳統(tǒng)的工程實現(xiàn)中,雷達(dá)回波模擬器的延時精度受限于FPGA的工作頻率,而FPGA的最高頻率通常限制在100~300MHz(由其內(nèi)部布線延時決定),遠(yuǎn)低于高速AD/DA芯片的采樣率(通??蛇_(dá)2GHz以上)。然而,考慮到FPGA的并行性,可以采用多路并行處理的方法等效提高FPGA的工作頻率,即以面積換速度。因此,理論上,雷達(dá)模擬器的最高延時精度實際是由AD/DA芯片的采樣率所決定。基于此,如何利用FPGA,在較低的工作頻率下實現(xiàn)高精度的信號延時控制,成為本領(lǐng)域亟待解決的技術(shù)問題。



      技術(shù)實現(xiàn)要素:

      本發(fā)明的目的是克服了上述現(xiàn)有技術(shù)中的缺點,提供一種基于特定的信號處理過程,利用FPGA在較低的工作頻率下實現(xiàn)的雷達(dá)回波模擬器高精度延時控制方法及實現(xiàn)該方法的雷達(dá)回波模擬器。

      為了實現(xiàn)上述的目的,本發(fā)明的雷達(dá)回波模擬器高精度延時控制方法包括以下步驟:

      信號延時單元對m路并行信號進(jìn)行延時處理,產(chǎn)生n組延遲1、2、……n個時鐘的m路實部信號Re'(1、2、……n);

      信號賦值單元將所述的n組m路實部信號Re'(1、2、……n)進(jìn)行橫向移位賦值產(chǎn)生延時并行信號。

      該雷達(dá)回波模擬器高精度延時控制方法中,所述的橫向移位賦值具體為:將延時n-1個時鐘的m路實部信號Re'(n-1)中的第k路信號Re'(n-1)_k-1賦值給第k+p路信號Re'(n-1)_k+p-1,(k+p≤m);或?qū)⒀訒rn-1個時鐘的m路實部信號Re'(n-1)中的第k路信號Re'(n-1)_k-1賦值給延時n個時鐘的m路實部信號Re'(n)中的第k+p-m路信號Re'(n)_k+p-m-1,(k+p>m),其中,p為單位延時間隔參數(shù)(0≤p<m)。

      該雷達(dá)回波模擬器高精度延時控制方法還包括以下步驟:

      將初始信號經(jīng)模數(shù)轉(zhuǎn)換單元轉(zhuǎn)換為數(shù)字串行信號;

      將所述的數(shù)字信號經(jīng)過串并轉(zhuǎn)換單元轉(zhuǎn)為所述的m路并行信號;以及

      將所述的延時并行信號經(jīng)并串轉(zhuǎn)換單元轉(zhuǎn)為延時串行信號;

      將所述的延時串行信號經(jīng)數(shù)模轉(zhuǎn)換單元轉(zhuǎn)換為延時模擬信號后輸出。

      該雷達(dá)回波模擬器高精度延時控制方法中,所述的串并轉(zhuǎn)換單元的并行處理時鐘速率為150MHz,產(chǎn)生16路并行信號,所述的16路并行信號的采樣速率為150MHz,每一路并行信號之間的間隔為

      該雷達(dá)回波模擬器高精度延時控制方法中,所述的雷達(dá)回波模擬器包括模數(shù)轉(zhuǎn)換器、串并轉(zhuǎn)換器及FPGA,所述的模數(shù)轉(zhuǎn)換器包括所述的模數(shù)轉(zhuǎn)換單元和數(shù)模轉(zhuǎn)換單元,所述的串并轉(zhuǎn)換器包括所述的串并轉(zhuǎn)換單元和并串轉(zhuǎn)換單元,所述的FPGA包括所述的信號延時單元和信號賦值單元。

      本發(fā)明還提供一種實現(xiàn)上述的雷達(dá)回波模擬器高精度延時控制方法的雷達(dá)回波模擬器。

      采用了該發(fā)明的雷達(dá)回波模擬器高精度延時控制方法及雷達(dá)回波模擬器,其在對m路并行信號進(jìn)行延時處理,產(chǎn)生n組延遲1、2、……n個時鐘的m路實部信號Re'(1、2、……n)后,將所述的n組m路實部信號Re'(1、2、……n)進(jìn)行橫向移位賦值產(chǎn)生延時并行信號,即將實部信號Re'(1、2、……n)中前一路的信號后移數(shù)位賦值,由此實現(xiàn)更小間隔的延時,從而實現(xiàn)利用FPGA在較低的工作頻率下的雷達(dá)回波模擬器高精度延時控制方法,且本發(fā)明的方法應(yīng)用實現(xiàn)方式簡便,應(yīng)用范圍廣泛,實現(xiàn)該方法的雷達(dá)回波模擬器的延時控制精度高,應(yīng)用成本低廉。

      附圖說明

      圖1為現(xiàn)有技術(shù)中的信號延時控制機(jī)制示意圖。

      圖2為本發(fā)明的信號延時控制機(jī)制示意圖。

      圖3為本發(fā)明的雷達(dá)回波模擬器高精度延時控制方法的步驟流程圖。

      圖4為本發(fā)明的雷達(dá)回波模擬器高精度延時控制方法的實現(xiàn)原理框圖。

      圖5為采用本發(fā)明的雷達(dá)回波模擬器高精度延時控制方法延時結(jié)果對比圖。

      圖6為采用本發(fā)明的雷達(dá)回波模擬器高精度延時控制方法延時結(jié)果對比圖。

      圖7為采用本發(fā)明的雷達(dá)回波模擬器高精度延時控制方法延時結(jié)果對比圖。

      圖8為對本發(fā)明的雷達(dá)回波模擬器高精度延時控制方法進(jìn)行驗證的設(shè)備框圖。

      圖9為利用本發(fā)明的雷達(dá)回波模擬器高精度延時控制方法預(yù)設(shè)延時35.00ns的延時信號示波器實測截圖。

      圖10為利用本發(fā)明的雷達(dá)回波模擬器高精度延時控制方法預(yù)設(shè)延時的延時信號示波器實測截圖。

      圖11為利用本發(fā)明的雷達(dá)回波模擬器高精度延時控制方法預(yù)設(shè)延時的延時信號示波器實測截圖。

      圖12為利用本發(fā)明的雷達(dá)回波模擬器高精度延時控制方法預(yù)設(shè)延時的延時信號示波器實測截圖。

      圖13為利用本發(fā)明的雷達(dá)回波模擬器高精度延時控制方法預(yù)設(shè)延時的延時信號示波器實測截圖。

      具體實施方式

      為了能夠更清楚地理解本發(fā)明的技術(shù)內(nèi)容,特舉以下實施例詳細(xì)說明。

      請參閱圖2所示,為本發(fā)明的信號延時控制機(jī)制示意圖。

      在一種實施方式中,該雷達(dá)回波模擬器高精度延時控制方法,如圖3所示,包括以下步驟:

      將初始信號經(jīng)模數(shù)轉(zhuǎn)換單元轉(zhuǎn)換為數(shù)字串行信號;

      將所述的數(shù)字信號經(jīng)過串并轉(zhuǎn)換單元轉(zhuǎn)為m路并行信號;

      信號延時單元對m路并行信號進(jìn)行延時處理,產(chǎn)生n組延遲1、2、……n個時鐘的m路實部信號Re'(1、2、……n);

      信號賦值單元將所述的n組m路實部信號Re'(1、2、……n)進(jìn)行橫向移位賦值產(chǎn)生延時并行信號;

      將所述的延時并行信號經(jīng)并串轉(zhuǎn)換單元轉(zhuǎn)為延時串行信號;

      將所述的延時串行信號經(jīng)數(shù)模轉(zhuǎn)換單元轉(zhuǎn)換為延時模擬信號后輸出。

      其中,所述的橫向移位賦值,如圖2所示,具體為:

      將延時n-1個時鐘的m路實部信號Re'(n-1)中的第k路信號Re'(n-1)_k-1賦值給第k+p路信號Re'(n-1)_k+p-1,(k+p≤m);或

      將延時n-1個時鐘的m路實部信號Re'(n-1)中的第k路信號Re'(n-1)_k-1賦值給延時n個時鐘的m路實部信號Re'(n)中的第k+p-m路信號Re'(n)_k+p-m-1,(k+p>m),

      其中,p為單位延時間隔參數(shù)(0≤p<m)。

      在優(yōu)選的實施方式中,所述的串并轉(zhuǎn)換單元的并行處理時鐘速率為150MHz,產(chǎn)生16路并行信號,所述的16路并行信號的采樣速率為150MHz,每一路并行信號之間的間隔為

      在更優(yōu)選的實施方式中,所述的雷達(dá)回波模擬器包括模數(shù)轉(zhuǎn)換器、串并轉(zhuǎn)換器及FPGA,所述的模數(shù)轉(zhuǎn)換器包括所述的模數(shù)轉(zhuǎn)換單元和數(shù)模轉(zhuǎn)換單元,所述的串并轉(zhuǎn)換器包括所述的串并轉(zhuǎn)換單元和并串轉(zhuǎn)換單元,所述的FPGA包括所述的信號延時單元和信號賦值單元。

      本發(fā)明還提供一種實現(xiàn)上述的雷達(dá)回波模擬器高精度延時控制方法的雷達(dá)回波模擬器。

      在實際應(yīng)用中,精度為的延時可以看作由兩部分組成,一部分是的整數(shù)倍,另一部分是的0~15倍,即

      的整數(shù)倍延時已不難實現(xiàn),關(guān)鍵是如何實現(xiàn)的0~15倍延時。事實上,可以將經(jīng)過的整數(shù)倍延時的16路信號打一拍流水,然后對16路信號進(jìn)行橫向移位賦值,并選擇的0~15倍延時輸出。

      實施原理框圖如圖4所示,顯然,將N和M分別作為延時控制字的整數(shù)和小數(shù)部分,即可實現(xiàn)精度為的回波延時。

      仍然以16路并行信號為例,延時機(jī)制如圖2所示,Re'(n-1)表示被延遲了(n-1)個時鐘的實部信號,Re'(n)表示被延遲了n個時鐘的實部信號,16路并行信號內(nèi)部進(jìn)行橫向移位賦值,以此實現(xiàn)精度更高的延時。以實現(xiàn)延時為例,將Re'(n-1)的Re_15路賦值給Re'(n)的Re_0路,將Re'(n)的Re_0路賦值給Re'(n)的Re_1路,…,將Re'(n)的Re_14路賦值給Re'(n)的Re_15路。這樣,在并串轉(zhuǎn)換后,就相當(dāng)于實現(xiàn)了的延時。實現(xiàn)延時可以類似得出。

      采用本發(fā)明的方法進(jìn)行仿真的效果如下:

      1)如圖5所示,為采用本發(fā)明的方法延時結(jié)果對比圖。注意到結(jié)果與預(yù)期符合。

      2)如圖6所示,為采用本發(fā)明的方法延時結(jié)果對比圖。注意到結(jié)果與預(yù)期符合。

      3)如圖7所示,為采用本發(fā)明的方法延時結(jié)果對比圖。注意到結(jié)果與預(yù)期符合。

      對本發(fā)明的方法進(jìn)行驗證的設(shè)備框圖如圖8所示,硬件平臺為SJTU-DRFM-SX600系列數(shù)字儲頻模塊,其中FPGA的時鐘為150MHz,AD/DA芯片的時鐘為2.4GHz。改進(jìn)的延時模塊在PC端經(jīng)編譯、綜合、布局布線后,生成sof文件,將sof文件下載至FPGA,時鐘模塊提供單板ADC/DAC所需時鐘,輸出信號接示波器(選用泰克DSA72004B型示波器,實時帶寬20GHz,同步取樣速率50GS/s,理論采樣間隔達(dá)0.02ns)觀測,預(yù)設(shè)多組延時值,并和實測值進(jìn)行對比,結(jié)果如下所示。

      1)預(yù)設(shè)延時35.00ns,

      示波器實測截圖如圖9所示,理論值:35ns,實測值:35ns;

      2)預(yù)設(shè)延時

      示波器實測截圖如圖10所示,理論值:35.417ns,實測值:35.42ns;

      3)預(yù)設(shè)延時

      示波器實測截圖如圖11所示,理論值:38.333ns,實測值:38.33ns;

      4)預(yù)設(shè)延時

      示波器實測截圖如圖12所示,理論值:41.25ns,實測值:41.25ns;

      5)預(yù)設(shè)延時

      示波器實測截圖如圖13所示,理論值:41.667ns,實測值:41.67ns。

      可見,與現(xiàn)有技術(shù)的延時精度相比,本發(fā)明的延時控制方法的延時精度達(dá)到

      采用了該發(fā)明的雷達(dá)回波模擬器高精度延時控制方法及雷達(dá)回波模擬器,其在對m路并行信號進(jìn)行延時處理,產(chǎn)生n組延遲1、2、……n個時鐘的m路實部信號Re'(1、2、……n)后,將所述的n組m路實部信號Re'(1、2、……n)進(jìn)行橫向移位賦值產(chǎn)生延時并行信號,即將實部信號Re'(1、2、……n)中前一路的信號后移數(shù)位賦值,由此實現(xiàn)更小間隔的延時,從而實現(xiàn)利用FPGA在較低的工作頻率下的雷達(dá)回波模擬器高精度延時控制方法,且本發(fā)明的方法應(yīng)用實現(xiàn)方式簡便,應(yīng)用范圍廣泛,實現(xiàn)該方法的雷達(dá)回波模擬器的延時控制精度高,應(yīng)用成本低廉。

      在此說明書中,本發(fā)明已參照其特定的實施例作了描述。但是,很顯然仍可以作出各種修改和變換而不背離本發(fā)明的精神和范圍。因此,說明書和附圖應(yīng)被認(rèn)為是說明性的而非限制性的。

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