低壓差線性穩(wěn)壓電路的制作方法
【技術領域】
[0001]本發(fā)明涉及電子領域，尤其涉及一種低壓差線性穩(wěn)壓電路。
【背景技術】
[0002]與現(xiàn)有技術相比,低壓差線性穩(wěn)壓電路(Low Dropout Regulator, LD0)是降壓型直流線性穩(wěn)壓器，隨著SOC (System on Chip,片上系統(tǒng))技術的發(fā)展,其在計算機、通訊、儀器儀表、消費類電子、攝像監(jiān)控等行業(yè)應用無處不在。雖然與DC-DC開關電壓轉換器相比，LDO的效率低一些，但是它具有外圍元件少、紋波小、噪聲低、芯片面積小、電路結構簡單等優(yōu)點，所以LDO在電源管理類芯片中一直占有很大的比重。
[0003]隨著集成度的提高，越來越多的LDO作為SOC芯片的子模塊給某個關鍵的模塊供電而集成到該SOC芯片中，而功能強大的SOC芯片中集成多個LDO模塊給不同的模塊供電已很普遍了。同時隨著SOC系統(tǒng)的工作頻率不斷提高，其中的數(shù)字電路帶來電源干擾也越來越嚴重，這就需要LDO有高速瞬態(tài)響應速度、高輸出電壓控制精度、高PSRR、低噪聲等性能要求。
[0004]如圖1所示，現(xiàn)有LDO電路包括:誤差放大器EA、調整管MP、第一電阻Rl和第二電阻R2。所述誤差放大器的第一輸入端適于輸入基準電壓Vref,第二輸入端連接第一電阻Rl的第一端和第二電阻R2的第一端，輸出端連接調整管MP的柵極。第二電阻R2的第二端接地。調整管MP為PMOS管，調整管MP的源極適于輸入電源電壓，漏極連接第一電阻的第一端。
[0005]但是，現(xiàn)有LDO容易出現(xiàn)輸出端VOUT輸出的信號不穩(wěn)定。

【發(fā)明內容】

[0006]本發(fā)明解決的問題是現(xiàn)有低壓差線性穩(wěn)壓電路容易出現(xiàn)輸出信號不穩(wěn)。
[0007]為解決上述問題，本發(fā)明提供一種低壓差線性穩(wěn)壓電路，包括:誤差放大器、第一電阻、第二電阻、第一電流鏡電路、第一 NMOS管、第二 NMOS管、第三NMOS管、第一 PMOS管和第二電流鏡電路；
[0008]所述誤差放大器的第一輸入端適于輸入基準電壓，第二輸入端連接所述第二電阻的第一端和第一電阻的第二端；
[0009]所述第一電流鏡電路的第一端適于輸入第一電壓，所述第一電流鏡電路的第二端適于輸入所述第一電壓，所述第一電流鏡電路的第三端連接所述第三NMOS管的漏極，所述第一電流鏡電路的第四端連接所述第一 NMOS管的漏極、第一 NMOS管的柵極和第一 PMOS管的柵極；
[0010]所述第三NMOS管的源極適于輸入第二電壓，所述第三NMOS管的柵極連接所述第一 PMOS管的漏極、第二電流鏡電路的第三端和第二 NMOS管的漏極；
[0011 ] 所述第二電流鏡電路的第一端適于輸入所述第一電壓，所述第二電流鏡電路的第二端適于輸入所述第一電壓；
[0012]所述第一 PMOS管的源極適于輸入所述第一電壓；
[0013]所述第一 NMOS管的源極適于輸入所述第二電壓；
[0014]所述第二 NMOS管的柵極連接所述誤差放大器的輸出端，所述第二 NMOS管的源極適于輸入所述第二電壓；
[0015]所述第一電阻的第一端連接所述第二電流鏡電路的第四端；
[0016]所述第二電阻的第二端適于輸入所述第二電壓；
[0017]所述第一電壓的電壓值大于所述第二電壓的電壓值。
[0018]與現(xiàn)有技術相比，本發(fā)明提供的低壓差線性穩(wěn)壓電路可以提高次極點的頻率，使得次極點與主極點距離變大，從而輸出穩(wěn)定信號。
【附圖說明】
[0019]圖1是現(xiàn)有低壓差線性穩(wěn)壓電路的結構示意圖；
[0020]圖2是本發(fā)明實施例1的低壓差線性穩(wěn)壓電路的結構示意圖；
[0021]圖3是本發(fā)明實施例2的低壓差線性穩(wěn)壓電路的一結構示意圖；
[0022]圖4是本發(fā)明實施例2的低壓差線性穩(wěn)壓電路的另一結構示意圖。
【具體實施方式】
[0023]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。
[0024]如圖2所示，本發(fā)明實施例1提供一種低壓差線性穩(wěn)壓電路，包括:誤差放大器EA、第一電阻R1、第二電阻R2、第一電流鏡電路1、第一 NMOS管麗1、第二 NMOS管麗2、第三NMOS管麗3、第一 PMOS管MPl和第二電流鏡電路2。
[0025]所述誤差放大器EA的第一輸入端適于輸入基準電壓Vref，第二輸入端連接所述第二電阻R2的第一端和第一電阻Rl的第二端。
[0026]所述第一電流鏡電路I的第一端適于輸入第一電壓VCC,所述第一電流鏡電路I的第二端適于輸入所述第一電壓VCC，所述第一電流鏡電路I的第三端連接所述第三NMOS管麗3的漏極，所述第一電流鏡電路I的第四端連接所述第一 NMOS管麗I的漏極、第一 NMOS管麗I的柵極和第一 PMOS管MPl的柵極。
[0027]所述第三匪OS管麗3的源極適于輸入第二電壓GND，所述第三NMOS管麗3的柵極連接所述第一 PMOS管MPl的漏極、第二電流鏡電路2的第三端和第二 NMOS管麗2的漏極。
[0028]所述第二電流鏡電路2的第一端適于輸入所述第一電壓VCC，所述第二電流鏡電路2的第二端適于輸入所述第一電壓VCC。
[0029]所述第一 PMOS管MPl的源極適于輸入所述第一電壓VCC。
[0030]所述第一 NMOS管麗I的源極適于輸入所述第二電壓GND。
[0031]所述第二 NMOS管MN2的柵極連接所述誤差放大器EA的輸出端，所述第二 NMOS管麗2的源極適于輸入所述第二電壓GND。
[0032]所述第一電阻Rl的第一端連接所述第二電流鏡電路2的第四端。
[0033]所述第二電阻R2的第二端適于輸入所述第二電壓GND。
[0034]所述第一電壓的電壓值大于所述第二電壓的電壓值。
[0035]所述基準電壓Vref可以由帶隙基準源或其他基準源提供。
[0036]所述第一 PMOS管MPl工作在飽和區(qū)，從而增大跨導。
[0037]所述第一電流鏡電路I的第四端的電流值與第三端的電流值的比值可以大于I。例如，所述第一電流鏡電路I的第四端的電流值與第三端的電流值的比值為4:1。
[0038]第一電流鏡電路可以包括:第二 PMOS管MP2和第三PMOS管MP3。所述第三PMOS管MP3與第二 PMOS管MP2的尺寸比可以大于I。
[0039]所述第二 PMOS管MP2的源極為所述第一電流鏡電路I的第一端，所述第二 PMOS管MP2的漏極為所述第一電流鏡電路I的第三端，所述第二 PMOS管MP2的柵極連接所述第三PMOS管MP3的柵極和所述第二 PMOS管MP2的漏極。所述第三PMOS管MP3的源極為所述第一電流鏡電路I的第二端，所述第三PMOS管MP3的漏極為所述第一電流鏡電路I的第四端。
[0040]所述第二電流鏡電路2的第四端的電流值與第三端的電流值的比值可以大于I。例如，所述第二電流鏡電路2的第四端的電流值與第三端的電流值的比值為100:1。
[0041]所述第二電流鏡電路2可以包括:第四PMOS管MP4和第五PMOS管MP5。所述第五PMOS管MP5與第四PMOS管MP4的尺寸比可以大于I。
[0042]所述第四PMOS管MP4的源極為所述第二電流鏡電路2的第一端，所述第四PMOS管MP4的漏極為所述第二電流鏡電路2的第三端，所述第四PMOS管MP4的柵極連接所述第五PMOS管MP5的柵極和所述第四