低壓差電壓調(diào)節(jié)器的制造方法
【專利說明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電路設(shè)計技術(shù)領(lǐng)域，特別涉及一種超低功耗的低壓差電壓調(diào)節(jié)器?！尽颈尘凹夹g(shù)】】
[0002]請參考圖1所示，其為傳統(tǒng)的一種低壓差電壓調(diào)節(jié)器的電路示意圖。該低壓差電壓調(diào)節(jié)器包括誤差放大器EA，輸出功率PMOS管MP5，分壓電阻Rl和R2，輸出電容Cl。隨著電子技術(shù)的發(fā)展，低功耗越來越被青睞，例如，藍牙4.0或物聯(lián)網(wǎng)系統(tǒng)中，需要電路的待機功耗越來越低，待機功耗越低意味著電池的續(xù)航時間越長，近年來低壓差電壓調(diào)節(jié)器的待機功耗朝著I微安以下的趨勢發(fā)展。為了進一步減小待機功耗，一方面需要減小誤差放大器EA的靜態(tài)電流消耗，同時需要減小電阻Rl和R2上消耗的電流，但減小電阻Rl和R2的功耗受制于功率管MP5的漏電，其原因在于，如果電阻Rl和電阻R2的電流消耗被減小至小于功率管MP5的漏電，將導(dǎo)致當輸出端VO的負載接近空載時(例如，負載進入待機狀態(tài)時，可能負載電流減小到接近零)，輸出電壓VO偏高，可能將負載電路擊壞。
[0003]誤差放大器EA最大調(diào)節(jié)能力是將功率管MP5的柵極調(diào)整到等于輸入電壓VIN(即功率管MP5的源極電壓)，但由于亞閾值漏電導(dǎo)致此時功率管MP5仍存在較大漏電。功率管MP5的漏電隨著工藝偏差會變化，也會隨著溫度的變化而變化。一般工藝在快速工藝角(fast corner)且最大工作溫度時漏電最大，例如，對某一工藝來說，其在快速工藝角且最大工作溫度時功率管MP5的漏電為10nA (納安)，則分壓電阻Rl和R2形成的電流要大于ΙΟΟηΑ，由于電阻Rl和R2—般集成到電壓調(diào)節(jié)器中，其產(chǎn)生偏差可能達到+/-40%。為了保證在最差情況下+40%偏差時，其電流消耗仍然大于ΙΟΟηΑ，則典型情況電阻Rl和R2消耗的電流應(yīng)設(shè)計為10nA(1+40% ) = 140nA,這樣，在上述例子中，電阻Rl和R2的典型電流消耗只能被設(shè)計為140nA或更大。
[0004]因此，有必要提供一種改進的技術(shù)方案來解決上述問題。
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【發(fā)明內(nèi)容】
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[0005]本發(fā)明的目的在于提供一種低壓差電壓調(diào)節(jié)器，其可以減小低壓差電壓調(diào)節(jié)器的靜態(tài)電流，從而進一步降低低壓差電壓調(diào)節(jié)器的待機功耗。
[0006]為了解決上述問題，本發(fā)明提供一種低壓差電壓調(diào)節(jié)器，其包括功率管、誤差放大器、運算放大器、控制晶體管和輸出端V0。所述功率管的源極與電源端相連，其漏極與輸出端VO相連，其柵極與誤差放大器的輸出端相連，誤差放大器的第一輸入端與所述功率管的漏極相連，誤差放大器的第二輸入端與第一參考電壓相連；所述運算放大器的第一輸入端與所述輸出端VO相連，第二輸入端與第二參考電壓相連，其輸出端與所述控制晶體管的控制端相連，所述控制晶體管的一個連接端與功率管的漏極相連，所述控制晶體管的另一個連接端與接地端相連。
[0007]進一步的，所述功率管為PMOS晶體管MP5，所述誤差放大器的第一輸入端為正相輸入端，其第二輸入端為負相輸入端。
[0008]進一步的，所述控制晶體管為NMOS晶體管麗1，所述控制晶體管的一個連接端為漏極，另一個連接端為源極，其控制端為柵極；或者，所述控制晶體管為NPN晶體管，所述控制晶體管的一個連接端為集電極，另一個連接端為射極，其控制端為基極。所述運算放大器的第一輸入端為正相輸入端，其第二輸入端為負相輸入端。
[0009]進一步的，所述控制晶體管為PMOS晶體管MP1，所述控制晶體管的一個連接端為源極，另一個連接端為漏極，其控制端為柵極；或者所述控制晶體管為PNP晶體管，所述晶體管的一個連接端為射極，另一個連接端為集電極，其控制端為基極。所述運算放大器的第一輸入端為負相輸入端，其第二輸入端為正相輸入端。
[0010]進一步的，當功率管的漏電小于輸出端的負載電流時，輸出端的電壓由功率管和誤差放大器構(gòu)成的第一反饋環(huán)路決定；當功率管的漏電大于輸出端的負載電流時，輸出端的電壓由運算放大器、控制晶體管形成的第二反饋環(huán)路決定，穩(wěn)定時功率管的漏電被控制晶體管的電流抵消。第二參考電壓被設(shè)置為大于或等于VR+Vel+Ve2，其中，VR為第一參考電壓VR的電壓值，Vel為誤差放大器等效輸入失配電壓的最大值，Ve2為運算放大器的等效輸入失配電壓的最大值；且第二參考電壓被設(shè)置為小于以輸出端VO為供電電源的被供電電路的最尚耐受電壓值。
[0011]進一步的，所述低壓差電壓調(diào)節(jié)器還包括連接于所述功率管的漏極和接地端之間的反饋電壓采樣電路，所述反饋電壓采樣電路的輸出端與所述誤差放大器的第一輸入端相連，所述反饋電壓采樣電路用于采樣所述輸出端VO的電壓并通過其輸出端輸出采樣電壓。
[0012]進一步的，當功率管的漏電小于所述反饋電壓采樣電路的電流和輸出端VO的負載電流之和時，所述輸出端VO的電壓由功率管、誤差放大器、反饋電壓采樣電路構(gòu)成的第一反饋環(huán)路決定；當功率管的漏電大于所述反饋電壓采樣電路的電流和輸出端VO的負載電流之和時，輸出端VO的電壓由運算放大器、控制晶體管構(gòu)成的第二反饋環(huán)路決定，穩(wěn)定時，功率管的漏電被控制晶體管的電流抵消。
[0013]進一步的，所述反饋電壓采樣電路包括串聯(lián)于所述功率管的漏極和接地端之間的電阻R2和電阻R1，電阻R2和電阻Rl之間的連接節(jié)點為所述反饋電壓采樣電路的輸出端。當功率管的漏電小于所述反饋電壓采樣電路的電流和輸出端VO的負載電流之和時，輸出端VO的電壓調(diào)整等于VR.(R1+R2) /Rl，其中，VR為第一參考電壓VR的電壓值，Rl為電阻Rl的電阻值，R2為電阻R2的電阻值；當功率管的漏電大于所述反饋電壓采樣電路的電流和輸出端VO的負載電流之和時，輸出端VO的電壓調(diào)整等于VR2，VR2為第二參考電壓VR2的電壓值。
[0014]進一步的，第二參考電壓被設(shè)置為大于VR.(Rl+R2)/R2+Vel.(R1+R2)/Rl+Ve2，其中，VR為第一參考電壓VR的電壓值，Vel為誤差放大器等效輸入失配電壓的最大值，Ve2為運算放大器的等效輸入失配電壓的最大值；且第二參考電壓被設(shè)置為小于以輸出端VO為供電電源的被供電電路的最高耐受電壓值。
[0015]為了解決上述問題，本發(fā)明提供另一種低壓差電壓調(diào)節(jié)器，其包括功率管MP5、PMOS 晶體管 MPl，電流源 I1、12 和 13，PMOS 晶體管 MPel、MPe2、MPe3、MPe4、MPe5 和 MPe6，NMOS晶體管^el、麗e2、麗e3、麗e4和麗e5，電容Ce。功率管MP5的源極與電源端相連，其漏極與輸出端VO相連；PM0S晶體管MPl的源極與輸出端VO相連，其漏極與接地端相連，所述PMOS晶體管MPe3、MPe4、MPe5和MPe6的源極均與所述電源端相連；PM0S晶體管MPe3的柵極與其漏極相連，PMOS晶體管MPe4和MPe5的柵極均與所述PMOS晶體管MPe3的柵極相連，PMOS晶體管MPe5的漏極與所述PMOS晶體管MPl的柵極相連；PM0S晶體管MPe6的柵極與PMOS晶體管MPe4的漏極相連，其漏極與功率管MP5的柵極相連。所述電流源Il的正極與電源端相連，其負極與所述PMOS晶體管MPel的源極和MPe2的源極之間的連接節(jié)點相連；所述電流源12的正極與PMOS晶體管MPe6的漏極相連，其負極與接地端相連；所述電流源13的正極與PMOS晶體管MPe5的漏極相連，其負極與接地端相連；電容Ce連接于所述PMOS晶體管MPe4的漏極和輸出端VO之間；PM0S晶體管MPel的柵極與輸出端VO相連，PMOS晶體管MPe2的柵極與第一參考電壓相連。NMOS晶體管麗el、麗e2、麗e3、麗e4和麗e5的源極均與接地端相連；NM0S晶體管麗e2的漏極與PMOS晶體管MPe3的漏極相連，其柵極與NMOS晶體管麗el的柵極相連；NM0S晶體管麗el的柵極與其漏極相連，NMOS晶體管麗el的漏極與PMOS晶體管MPel的漏極相連；NM0S晶體管