專利名稱：多路高速模擬信號異步采集和迭加裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于一種數(shù)據(jù)采集裝置，尤其是一種用于多路高速模擬信號的異步采集和迭加的裝置。
但由于受到延遲線抽頭與開關(guān)選擇的限制，信號的輸入路數(shù)會受到很大的制約，同時還會帶來輸入信號不同程度的失真和波形的畸變，從而影響測量精度；在有些使用場合里，如采用相控陣技術(shù)的設(shè)備中，系統(tǒng)需要從多至上百路輸入信號中抽取幾十路信號供系統(tǒng)采集，若采用傳統(tǒng)裝置，由于延遲線選擇抽頭和選擇開關(guān)的增加，會帶來實現(xiàn)對多路信號采集時的繁瑣和系統(tǒng)裝置的龐大，有時是無法實現(xiàn)的，但減少輸入信號的數(shù)量將會影響測量精度，并且延遲信號的失真及畸變也會降低系統(tǒng)的測量精度。
為解決上述技術(shù)問題，本實用新型采用的技術(shù)方案是一種多路高速模擬信號異步采集和迭加裝置，它包括有信號耦合電路和模數(shù)采樣轉(zhuǎn)換器，該裝置還包括有與模數(shù)采樣轉(zhuǎn)換器相連接的第一級異步先進先出存儲器；分別與第一級異步先進先出存儲器及模數(shù)采樣轉(zhuǎn)換器相連接、并對采樣時序進行控制及形成第一級數(shù)據(jù)迭加管路的前端可編程控制芯片；
與前端可編程控制芯片相連接的、并形成第二級數(shù)據(jù)迭加管路、時序控制電路和讀寫時序電路的后端可編程控制芯片；分別與前、后端可編程控制芯片相連接的、并形成迭加后數(shù)據(jù)的數(shù)字濾波和局部總線接口的可編程接口控制芯片；與上述后端可編程控制芯片和可編程接口控制芯片相連接的第二級異步先進先出存儲器。
所述前、后端可編程控制芯片為賽靈思公司的XC2S100-5PQ208C現(xiàn)場可編程門陣列芯片；所述第一、二級異步先進先出存儲器是由賽普拉斯半導(dǎo)體公司公司的產(chǎn)品CY7C466A-10JC組成；所述可編程接口控制芯片為美國快速邏輯公司的QL5232芯片；所述模數(shù)采樣轉(zhuǎn)換器采用模擬器件公司的AD9057-80芯片；所述信號耦合電路由模擬器件公司的AD8041運算放大器構(gòu)成的單位增益放大器；前端可編程控制芯片、后端可編程控制芯片連接有程式存儲器，該程式存儲器為賽靈思公司的XC18V01芯片。
本實用新型為了避免傳統(tǒng)技術(shù)的缺陷，提出了一種有高度靈活性、可組合的高速數(shù)據(jù)采集處理技術(shù)來解決多路信號異步采集和迭加，即通過控制、調(diào)整一個采樣周期中各路采樣脈沖間的相位差，分別儲存采樣數(shù)據(jù)于第一、二級異步先進先出存儲器中，再統(tǒng)一讀取相關(guān)數(shù)據(jù)進行計算處理。
由于采取了上述的方案，本實用新型與現(xiàn)有技術(shù)相比所具有的優(yōu)點是由于采用了第一、二級異步先進先出存儲器和對采樣時序進行控制的可編程控制芯片，實現(xiàn)對多路高速信號的異步數(shù)據(jù)采集，并且能很方便地根據(jù)所需要采集信號通道的數(shù)目配置相應(yīng)數(shù)量的模數(shù)采樣轉(zhuǎn)換器、異步先進先出存儲器及可編程控制芯片，大大提高了需要采集的模擬信號的通道數(shù)目，而且裝置結(jié)構(gòu)緊湊簡單，組合靈活，精度高。
圖4是本實用新型進行采集數(shù)據(jù)迭加示意圖。
此處的異步采集是指對有相關(guān)性、不在同一時間點上的多路信號進行采集、處理。在具體實現(xiàn)時，考慮到印制板的尺寸及連接的方便，一般以8路輸入信號為一個基本單元，下面的描述即以此為基礎(chǔ)。
如圖2及圖3所示，將本實用新型擴展到對32路高速模擬信號進行異步采集和迭加，在圖2中，四個通道(或稱基本單元)A/D0～A/D7共采用32片模數(shù)采樣轉(zhuǎn)換器2；四個通道F0～F7、共為32片第一級異步先進先出存儲器3；每一個通道一片前端可編程控制芯片4，即為前端可編程控制芯片X00、X01、X02、X03，它們除地址譯碼部分不同外，其它內(nèi)部電路工作原理相同；后端可編程控制芯片5完成數(shù)據(jù)迭加和時序的分配；F10、F11為2片第二級異步先進先出存儲器6，F(xiàn)10、F11的讀信號由可編程控制芯片7提供；可編程接口控制芯片7是高速大規(guī)模可編程邏輯模塊，其內(nèi)設(shè)置有PCI接口(外圍設(shè)備互連接口)控制器，由可編程邏輯模塊組成第二級異步先進先出存儲器數(shù)據(jù)的讀命令、加權(quán)平均濾波模塊，通過PCI接口實現(xiàn)本裝置與計算機的數(shù)據(jù)交換。
在圖3中，本實用新型的信號耦合電路1由AD公司(模擬器件公司)的AD8041運算放大器構(gòu)成單位增益放大器，作為后級模數(shù)采樣轉(zhuǎn)換器2的驅(qū)動，其輸出腳Ao與后端相對應(yīng)的模數(shù)采樣轉(zhuǎn)換器2的輸入端Ain相連接。
模數(shù)采樣轉(zhuǎn)換器2采用AD公司的AD9057芯片，ENCODE腳與前端可編程控制芯片4相應(yīng)的WR_Fi(i可為0、1、2及3，代表在不同通道上的前端可編程芯片)信號腳相連接，AD9057的數(shù)據(jù)端口Do[0，7]同序號連接后端的第一級異步先進先出存儲器的數(shù)據(jù)端口Di[0，7]。
第一級異步先進先出存儲器3由CYPRESS公司(賽普拉斯公司半導(dǎo)體公司)的CY7C466A-10JC芯片構(gòu)成，且作為數(shù)據(jù)的緩沖器；各自的WR寫信號腳也與前端可編程控制芯片4相應(yīng)的WR_Fi(i可為0、1、2及3，代表在不同通道上的前端可編程控制芯片)信號腳相連接，控制信號由前端可編程控制芯片4提供，由此可知，模數(shù)采樣轉(zhuǎn)換器AD9057的采樣啟動時序和第一級異步先進先出存儲器3的寫信號是由前端可編程控制芯片4產(chǎn)生的同一信號；在某一通道中的第一級異步先進先出存儲器3的各自RD讀信號腳共同連接到前端可編程控制芯片4相應(yīng)的RD_Fi(i可為0、1、2及3，代表在不同通道上的前端可編程控制芯片)上，其公共讀信號由后端可編程控制芯片5產(chǎn)生，經(jīng)前端可編程控制芯片4傳送至第一級異步先進先出存儲器3；此處所有的CY7C466A-10JC芯片寫信號是獨立的，而讀信號是相同的；8片CY7C466A-10JC芯片數(shù)據(jù)輸出端口Q[0，7]分別同序號接相對應(yīng)的前端可編程控制芯片4的數(shù)據(jù)輸入端口IN_A[0，7]至IN_H[0，7]。
定義每一基本單元的第一級異步先進先出存儲器中3的F4片的數(shù)據(jù)輸入引腳為數(shù)據(jù)D8位，連接前端可編程控制芯片4的D8_OUT引腳，利用這一位將前端可編程控制芯片4產(chǎn)生的標志位作為原始數(shù)據(jù)由數(shù)據(jù)輸出引腳為數(shù)據(jù)Q8位再送入前端可編程控制芯片4的D8_IN引腳，作為系統(tǒng)的判別標志。
前端可編程控制芯片4的數(shù)量，可以根據(jù)系統(tǒng)模擬輸入信號的路數(shù)來決定，一般以8路輸入信號為一個基本單元，則前端可編程控制芯片為一片；輸入信號為32路，則為四個基本單元，前端可編程控制芯片需四片。
前端可編程控制芯片4、后端可編程控制芯片5采用XILINX公司(賽靈斯公司)的XC2S100-5PQ208C現(xiàn)場可編程門陣列芯片，前端可編程控制芯片、后端可編程控制芯片的工作模式選擇為串行主模式。
前端可編程控制芯片4用于對采樣時序進行控制及形成第一級數(shù)據(jù)迭加管路，而后端可編程控制芯片5則形成第二級數(shù)據(jù)迭加管路、時序控制電路、讀寫時序電路；而數(shù)據(jù)迭加采用流水線工作方式。
可編程接口控制芯片7實現(xiàn)迭加后數(shù)據(jù)的數(shù)字濾波和PCI接口電路，該芯片為QUICKLOGIC公司(美國快速邏輯公司)的QL5232芯片，它是高速大規(guī)模可編程邏輯模塊，其內(nèi)置PCI接口控制器，通過PCI接口實現(xiàn)本裝置與計算機的數(shù)據(jù)交換。
在可編程控制芯片7和后端可編程控制芯片5之間還設(shè)有兩片第二級異步先進先出存儲器6，這兩片存儲芯片并行連接成14位的存儲器，其數(shù)據(jù)口D[0，13]、Q[0，13]分別與后端可編程控制芯片和QL5232芯片的相應(yīng)數(shù)據(jù)口相連接；而該存儲器的寫信號腳WR共同連接到后端可編程控制芯片的寫信號腳WR_F上，讀信號腳RD共同連接到QL5232芯片的讀信號腳RD_F上。
前端可編程控制芯片的Dai[0，11]、CNT[0，7]信號腳與后端可編程控制芯片的相應(yīng)信號腳相連接，CNT[0，7]信號腳將預(yù)設(shè)置的時序信息傳送給X00、X01、X02、X03芯片；而前端可編程控制芯片的COMB[0，7]和RD/AB[0，15]與可編程接口控制芯片7的相應(yīng)信號腳相連接，COMB[0，7]為控制命令接口，RD/AB[0，15]為數(shù)據(jù)地址接口，用來設(shè)置各種初值、命令寄存器、采樣方案及內(nèi)部譯碼。
后端可編程控制芯片的DB[0，7]與QL5232芯片相應(yīng)的腳連接，DB[0，7]為傳送時序信息數(shù)據(jù)接口。
前端可編程控制芯片、后端可編程控制芯片的程式存儲器為XILINX公司的XC18V01芯片XC0與XC1，開機后通過其與計算機聯(lián)系，可以串行配置前端可編程控制芯片、后端可編程控制芯片。
從PCI接口向本裝置傳送計算機的方案數(shù)據(jù)，包括每一路模擬輸入信號的不同采樣起始點等信息，這些信號由可編程接口控制芯片7處理，經(jīng)COMB[0，7]控制命令接口、RD/AB[0，15]數(shù)據(jù)接口，然后傳送至前端可編程控制芯片4內(nèi)部的各種初值和命令寄存器；根據(jù)采樣方案的不同，改變前端可編程控制芯片4內(nèi)部各種初值寄存器和命令寄存器，可以使得每一路模擬輸入信號之間的具有不同采樣起始點。
后端可編程控制芯片5完成讀寫時序控制產(chǎn)生電路、狀態(tài)判別輔助電路和數(shù)據(jù)迭加，讀寫時序控制產(chǎn)生電路主要由脈沖節(jié)拍發(fā)生器組成，脈沖節(jié)拍發(fā)生器以八個節(jié)拍為一個周期，循環(huán)往復(fù)，其中T0節(jié)拍執(zhí)行判別異步先進先出存儲器的空/滿狀態(tài)位和數(shù)據(jù)迭加運算命令位，產(chǎn)生一個等待或執(zhí)行信號(NOP/RUN)，T2-T4節(jié)拍為第一級異步先進先出存儲器3的讀脈沖寬度，T1為第一級數(shù)據(jù)迭加管路的時鐘信號，T3為第二級數(shù)據(jù)迭加管路的時鐘信號，T6-T7節(jié)拍為第二級異步先進先出存儲器6的寫脈沖寬度。
第一級異步先進先出存儲器3由前端可編程控制芯片4直接控制，后端可編程控制芯片5僅將每次要接收數(shù)據(jù)的長度(即幀長度)傳輸給前端可編程控制芯片4，由前端可編程控制芯片4控制發(fā)出讀寫脈沖。
狀態(tài)判別輔助電路檢測異步先進先出存儲器的狀態(tài)，如狀態(tài)為非法時，則在下一個節(jié)拍周期停止所有命令信號。
整個電路在脈沖節(jié)拍發(fā)生器的指揮下，根據(jù)前端可編程控制芯片4內(nèi)部各種初值寄存器和命令寄存器的數(shù)值，以決定從哪一個采樣通道開始采樣、采樣長度是多少以及和其它通道的采樣時間差；數(shù)據(jù)迭加管路在時序信號配合下，對輸入的多路數(shù)據(jù)進行全加運算，它以多級管道式執(zhí)行，運算至一幀數(shù)據(jù)結(jié)束為止。
可編程接口控制芯片7實現(xiàn)數(shù)據(jù)的加權(quán)平均濾波和PCI接口，輸出迭加后的數(shù)據(jù)至后端計算機，同時接受計算機發(fā)出的采樣方案和初值命令，從而控制每一路模擬輸入信號的采樣。
在本系統(tǒng)中模數(shù)采樣轉(zhuǎn)換器2的采樣頻率為50Mhz，第一級異步先進先出存儲器3的寫時鐘速率最大為50Mhz，這二個信號合而為一。為避免異步先進先出存儲器的空狀態(tài)和實現(xiàn)系統(tǒng)的并行操作，要保證第一級異步先進先出存儲器寫比讀快，故取第一級異步先進先出存儲器3的讀時鐘為12.5Mhz；這里第一級異步先進先出存儲器起了高速數(shù)據(jù)向低速轉(zhuǎn)換的緩沖作用；第二級異步先進先出存儲器的寫時鐘速率為12.5Mhz，而讀時鐘為33Mhz，第二級異步先進先出存儲器起了低速數(shù)據(jù)向高速轉(zhuǎn)換的緩沖作用；這里數(shù)據(jù)速率的轉(zhuǎn)換關(guān)鍵在于對異步先進先出存儲器的讀寫時序和狀態(tài)的判別，數(shù)據(jù)速率轉(zhuǎn)換的意義在于讀寫速率上的差異。
本實用新型工作原理和使用過程為，當(dāng)某一個采集方案在后臺計算機中生成后，由PCI接口輸入本裝置，經(jīng)可編程接口控制芯片7送至四片前端可編程控制芯片4內(nèi)的數(shù)據(jù)寄存器和命令寄存器，這些命令、數(shù)據(jù)包括有這一采集方案需要啟動的信號通道、通道間的采樣間隔、采樣的長度等，設(shè)置完成后，后端可編程控制芯片5開啟脈沖節(jié)拍發(fā)生器，脈沖節(jié)拍指令驅(qū)使前端可編程控制芯4片內(nèi)的各種可編程模塊按照編程順序執(zhí)行；各信號通道等長的采樣數(shù)據(jù)存放于對應(yīng)的異步先進先出存儲器內(nèi)，在第一級異步先進先出存儲器3存放原始8位采樣數(shù)據(jù)，第二級異步先進先出存儲器6存放第一次迭加后的13位數(shù)據(jù)(包括有一位標志位)，一幀數(shù)據(jù)采樣結(jié)束后，由前端可編程控制芯片4讀入且進行計算處理后輸出至后端可編程控制芯片5，再進行計算處理，然后輸出至可編程接口控制芯片7，在該可編程接口控制芯片7內(nèi)完成多點加權(quán)平均濾波；最終數(shù)據(jù)由PCI接口輸入后臺電腦，測試程序根據(jù)計算結(jié)果，決定是否需要生成其它方案再繼續(xù)數(shù)據(jù)采集。
圖4為數(shù)據(jù)迭加示意圖，圖中N路輸入信號C0-CN(N≤32)，對每一曲線的不在同一時間點上C00、C10、…、CN0點進行采樣，從而形成N路輸入信號所采集樣本的迭加值為∑f0＝C00+C10+…+CN0。
權(quán)利要求1.一種多路高速模擬信號異步采集和迭加裝置，它包括有信號耦合電路(1)和模數(shù)采樣轉(zhuǎn)換器(2)，其特征在于該裝置還包括有與模數(shù)采樣轉(zhuǎn)換器相連接的第一級異步先進先出存儲器(3)；分別與第一級異步先進先出存儲器及模數(shù)采樣轉(zhuǎn)換器相連接、并對采樣時序進行控制及形成第一級數(shù)據(jù)迭加管路的前端可編程控制芯片(4)；與前端可編程控制芯片相連接的、并形成第二級數(shù)據(jù)迭加管路、時序控制電路和讀寫時序電路的后端可編程控制芯片(5)；分別與前、后端可編程控制芯片相連接的、并形成迭加后數(shù)據(jù)的數(shù)字濾波和局部總線接口的可編程接口控制芯片(7)；與上述后端可編程控制芯片(5)和可編程接口控制芯片(7)相連接的第二級異步先進先出存儲器(6)。
2.根據(jù)權(quán)利要求1所述的多路高速模擬信號異步采集和迭加裝置，其特征在于所述前、后端可編程控制芯片為賽靈思公司的XC2S100-5PQ208C現(xiàn)場可編程門陣列芯片。
3.根據(jù)權(quán)利要求1所述的多路高速模擬信號異步采集和迭加裝置，其特征在于所述可編程接口控制芯片為美國快速邏輯公司的QL5232芯片。
4.根據(jù)權(quán)利要求2或3所述的多路高速模擬信號異步采集和迭加裝置，其特征在于所述第一、二級異步先進先出存儲器是由賽普拉斯半導(dǎo)體公司公司的產(chǎn)品CY7C466A-10JC組成。
5.根據(jù)權(quán)利要求4所述的多路高速模擬信號異步采集和迭加裝置，其特征在于所述模數(shù)采樣轉(zhuǎn)換器采用模擬器件公司的AD9057-80芯片。
6.根據(jù)權(quán)利要求5所述的多路高速模擬信號異步采集和迭加裝置，其特征在于所述信號耦合電路由模擬器件公司的AD8041運算放大器構(gòu)成的單位增益放大器。
7.根據(jù)權(quán)利要求6所述的多路高速模擬信號異步采集和迭加裝置，其特征在于所述前端可編程控制芯片、后端可編程控制芯片連接有程式存儲器，該程式存儲器為賽靈思公司的XC18V01芯片。
專利摘要本實用新型公開一種多路高速模擬信號異步采集和迭加裝置，它由信號耦合電路、模數(shù)采樣轉(zhuǎn)換器、與模數(shù)采樣轉(zhuǎn)換器相連接的第一級異步先進先出存儲器、分別與第一級異步先進先出存儲器及模數(shù)采樣轉(zhuǎn)換器相連接的前端可編程控制芯片、與前端可編程控制芯片相連接的后端可編程控制芯片、分別與前、后端可編程控制芯片相連接的并形成迭加后數(shù)據(jù)的數(shù)字濾波和局部總線接口的可編程接口控制芯片、與上述后端可編程控制芯片和可編程接口控制芯片相連接的第二級異步先進先出存儲器組成。本實用新型能滿足對數(shù)十路以上的信號通道的異步數(shù)據(jù)采集和迭加，并且組合靈活、精度高。
文檔編號G06F19/00GK2558011SQ0226550
公開日2003年6月25日 申請日期2002年7月15日 優(yōu)先權(quán)日2002年7月15日
發(fā)明者章民融, 熊明光, 王志宏, 張國彬, 陸元龍, 鄧長江 申請人:上海市計祘技術(shù)研究所