專利名稱：優(yōu)化可制造性的集成電路設計的制作方法
技術領域：
本發(fā)明涉及集成電路設計，以及更具體地說，涉及優(yōu)化可制造性的集成電路設計。
背景技術：
集成電路(IC)芯片的設計由各種大小和復雜性的、也稱為智能屬性(IP)元件(intellectual property element)的分立設計元件(discrete design element)組成。最小元件通常稱為標準單元。元件的更大組件可被互連以產(chǎn)生完整的功能，通稱為塊。多個塊被互連以產(chǎn)生所制作的IC芯片。
為設計IC芯片，對指定的制造過程，有必要產(chǎn)生與特定制造工藝一致的這種單元或塊的組件，同時提供允許設計者設計和優(yōu)化指定IC芯片的各種功能性和性能選擇。為特定制造工藝產(chǎn)生的這些單元和塊的組件，連同對它們的特性的詳細描述通稱為庫。為特定制造技術產(chǎn)生的庫中的設計元件/部件允許設計系統(tǒng)產(chǎn)生高效和優(yōu)化的IC芯片。將庫設計元件(單元和塊)組織成包含與在芯片設計中它們的用途有關的不同特征的專用數(shù)據(jù)表示。包含這些特征的庫設計元件的特定數(shù)據(jù)表示稱為視圖。
在產(chǎn)生和表征庫的屬性的傳統(tǒng)設計流程中，在制造廠中設計和處理測試芯片以便提供允許設計和創(chuàng)建庫的信息。測試芯片包含表示代表性器件的陣列和互連幾何結構，對其分析以便生成適合于由電平模擬器如SPICE使用的器件模型，在庫設計元件的表征中使用以便產(chǎn)生相應的庫設計元件的性能視圖。還分析測試芯片以便生成在庫設計元件的設計中使用的設計規(guī)則。以庫視圖的方式描述庫設計元件的布局，例如，包含庫設計的占用面積(footprint)信息。還分析測試芯片以便創(chuàng)建提供用于設計ICs的用戶接口的設計工具，以及包括SPICE模型、設計規(guī)則以及用于與這些規(guī)則相符的自動檢查的相應工具。
然而，在傳統(tǒng)設計系統(tǒng)中使用的測試芯片不包含對用于庫和產(chǎn)品ICs構建的無源和有源部件估計或預測可制造性而設計的全面結構。因此，關于其可制造性的預測，還沒有充分評估通過現(xiàn)有的設計系統(tǒng)而產(chǎn)生的庫設計元件。
使用計算機可讀格式，諸如GDSII，表示使用Design kit創(chuàng)建的每個單元設計。在庫中存在每個單元設計的多個不同表示，每個表示稱為單元視圖。一些單元視圖由其他的單元視圖導出。例如，通過稱為庫定時表征(library timing characterization)，由SPICE模型和GDSII視圖創(chuàng)建每個單元的定時視圖。LEF是描述由布線程序(router)所需的特性的庫視圖的例子，以及包括占用面積和端口位置信息。
典型的庫包含約500個單元。然而，在庫單元的組件中，存在著用于指定邏輯功能的多個布局表示。這些“變型”提供能對特定應用而選擇和優(yōu)化的不同性能特征。例如，具有低密度的高性能、高功能或具有用于相同邏輯功能的高密度的低性能、低功率，典型地可在包含在庫中的不同變型中獲得。然而，由于沒有庫視圖包含可制造性屬性，由現(xiàn)有的技術產(chǎn)生的變型不提供有關特定可制造性相關因子的選擇。而且，使用典型的庫視圖的現(xiàn)有的商業(yè)軟件不能對于庫中的任何設計元件提取或使用可制造性特征。
在合成過程中，將IC的功能性的高級硬件描述映射成基本二元算符和邏輯數(shù)組(邏輯分解)以便產(chǎn)生稱為自由邏輯(uncommittedlogic)的表示。使用物理庫單元或塊，將自由邏輯映射成特定邏輯連接圖，通常稱為門級網(wǎng)絡表。塊放置和布線步驟產(chǎn)生塊級布局，由所選標準單元和連接所有元件的布線層中的連接組成。以各種格式，例如GDSII表示布局。最終驗證步驟確保滿足所有設計限制。在其他通用的當前實踐中，由一個軟件應用執(zhí)行高級硬件描述和塊級布局之間的兩個或多個步驟。具有這種方法的設計流程通常表示為“物理合成”流程。
在這些設計流程中，由限制成優(yōu)化規(guī)格(metrics)，諸如速度和功率以及面積考慮的特定設計限制確定庫設計元件的選擇。未解決實質性的可制造性規(guī)格，然而，基于可制造性模型的某些領域被用來間接地估計芯片成本。

發(fā)明內(nèi)容
對庫設計元件分析可制造性，以便用于設計使用特定的制造工藝制造的IC芯片中。獲得來自庫的庫設計元件。對特定的制造工藝，確定庫設計元件的可制造性屬性，其中，可制造性屬性包括與成品率有關的屬性。然后，產(chǎn)生用于庫設計元件的具有可制造性屬性的庫視圖，由電子設計自動化(EDA)工具使用。


通過參考結合附圖的下述描述能更好地理解本發(fā)明，其中，采用類似的數(shù)字表示類似的部件圖1是示例性設計流程；圖2是對庫設計元件確定可制造性屬性的示例性過程；圖3描述示例性學習曲線；圖4描述生成具有可制造性屬性的庫設計元件的庫視圖的示例性過程；圖5描述生成變型設計元件的示例性過程；圖6描述示例性設計流程；以及圖7描述另一示例性設計流程。
具體實施例方式
下述描述許多具體的結構、參數(shù)等等。然而，應當認識到這些描述不視為對本發(fā)明的范圍的限制，相反，作為對示例性實施例的描述而提供。
如上所述，設計元件庫通常用來設計IC芯片。庫包括庫設計元件的所有所需視圖，包括庫設計元件的與性能有關的屬性。然而，傳統(tǒng)庫不提供具有例如能預測每個晶片良品管芯(GDW)的數(shù)目、與成品率有關的屬性的可制造性屬性的庫視圖。應當認識到可制造性還包括各種IC特性，諸如缺陷、可印刷性、可靠性等等?？芍圃煨宰罱K確定設計的收益率。
在一個示例性實施例中，分析庫設計元件來確定庫設計元件的可制造性屬性。然后，對庫元件生成庫視圖，除性能屬性外，還包括可制造性屬性。具有可制造性屬性的這些庫視圖可被用在設計流程中以設計對指定工藝具有增加的可制造性的ICs。
參考圖1，描述了示例性設計流程100。在102，獲得庫設計元件。在104，對于庫設計元件確定包括與成品率有關的屬性的可制造性屬性。在112，生成庫設計元件的變型，其中，變型具有庫設計元件之外的不同可制造性屬性。在106，生成庫設計元件的可制造性屬性和變型的計算機可讀格式的庫視圖。在108，生成布局的可制造性估計。在110，選擇用于IC設計的最佳設計元件。
I.生成具有可制造性屬性的視圖在一個示例性實施例中，考慮到現(xiàn)有的設計規(guī)則和指定目標可制造性模型，設計用于特定生產(chǎn)設施和/或制造工藝的測試芯片。測試芯片包括現(xiàn)有的庫設計元件內(nèi)包含的布局特征的表示。從測試芯片提取的數(shù)據(jù)包括現(xiàn)有的制造工藝的隨機成品率和系統(tǒng)成品率因子。更詳細描述能用來確定隨機和系統(tǒng)成品率的測試芯片，可參見U.S.專利No.6,449,749，標題為“SYSTEM AND METHOD FOR PRODUCTYIELD PREDICTION”，2002年9月10公布，在此全部包含以供參考。
參考圖2，描述示例性過程200以便確定庫設計元件的可制造性屬性。在202，生成用于測試芯片的掩模組。在204，在將要用來制造IC的制造工藝中使用掩模組。在206，在制造工藝中，使用掩模組制造測試芯片。在208，使用分析工具來分析所制造的測試芯片來確定制造過程的可制造性屬性，以及庫設計元件的可制造性屬性。
然后，利用由測試芯片確定的可制造性屬性來校準各種模擬軟件工具，諸如YRS、Optissimo等等。庫設計元件的可制造性的模擬結果包括多個可制造性屬性，包括布局的有限成品率(LY)、制造風險因子(MRF)、工藝窗口的定量描述，以及LY和MR間的關系。在庫視圖中總結制造模擬的結果，該結果可由電子設計自動化(EDA)工具利用。
在一個示例性實施例中，基于指定制造工藝的歷史生產(chǎn)特性、當前的可制造性屬性、和/或學習速率(learning rate)方面的經(jīng)驗，對于各種未來的工藝成熟階段，估計制造工藝的可制造性屬性。然后，對于對應于不同過程成熟度預估(projection)的不同時間幀，模擬指定設計元件的可制造性，并且對于相應時間幀和指定庫設計元件也表示在庫視圖中。
例如，圖3描述示例性學習曲線。如圖3所示，在一段時間內(nèi)，在制造工藝中產(chǎn)生的ICs量增加。因此，在較低量時，在對應于比點306更早的時間段的學習曲線302中的點304，獲得較低成品率。
在一個示例性實施例中，基于代表性傳統(tǒng)芯片設計和/或存儲器塊/邏輯結構和相應的可制造性數(shù)據(jù)的收集，利用統(tǒng)計設計數(shù)據(jù)，定義用于指定制造工藝和設計方法的模型，該模型描述用來互連庫設計元件的布線的可制造性和庫設計元件的屬性及邏輯連接性之間的關系。將該關系包含在模型中，同時也包括在庫視圖中。
庫視圖包含在計算機可讀矩陣中，其中對不同時間幀指定庫設計元件集的各種可制造性屬性制成表格并包括各種互連可制造性模型。
參考圖4，描述示例性過程400，生成具有可制造性屬性的庫設計元件的庫視圖。在402，表征將用來制造IC設計的制造工藝。例如，在404，使用制造工藝制造測試芯片。在406，408和410，使用測試芯片表征制造工藝，以便分別產(chǎn)生設計規(guī)則、設計工具和SPICE模型。在412，庫廠商使用設計規(guī)則、設計工具和SPICE模型，生成用于制造工藝的設計元件庫，在414中表征。
在416，基于設計規(guī)則、設計工具和SPICE模型，生成單元的標準庫視圖。例如，定時視圖將庫中單元的性能特性描述為通過執(zhí)行多個SPICE模型構建的單元負載和輸入電壓斜率的函數(shù)。布局抽象視圖描述布線程序所需的特性，并包括占用面積和端口位置信息。功能視圖描述與該單元有關的二進制邏輯函數(shù)。其他視圖用來描述單元的功耗、信號完整性等等屬性。視圖通常專用于EDA廠商的工具-即，設計工具按單元視圖讀取，以便確定與由該工具執(zhí)行的操作有關的庫元件的屬性。單元布局視圖也按例如GDSII的計算機可讀格式來描述。
在418，使用測試芯片來確定可制造性參數(shù)的范圍，許多參數(shù)按照與成品率有關的數(shù)據(jù)的各種形式表述。例如，在420中，基于從測試芯片獲得的數(shù)據(jù)，確定隨機和系統(tǒng)成品率。另外，也通過測試芯片數(shù)據(jù)的分析，提取其他可制造性特征，諸如可印刷性規(guī)格、工藝余量和可靠性特征。在422，使用與成品率有關的和其他可制造性數(shù)據(jù)，校準模擬軟件工具，諸如成品率斜坡模擬器(YRS)、Optissimo等等。
在424，由YRS使用各種布局特征的歷史成品率斜坡數(shù)據(jù)，從而將這些特征的時間相關性校準為指定可制造性量的函數(shù)。
在426，使用可制造性模擬器來分析庫中的每個設計元件以便描述其可制造性屬性。模擬的結果包括有限布局成品率(LY)、可制造性風險因子(MRF)，以相對定量的方式描述用于該布局的工藝窗口，LY和MRF對時間，以及LY和MRFs間的關系(例如權重因子)。在428，生成具有可制造性屬性的庫設計元件的庫視圖。
II.生成變型在一個示例性實施例中，為了允許增強的庫設計元件的可制造性，通常以其他設計參數(shù)，諸如面積、性能或功率的最小代價，創(chuàng)建庫設計元件的變型。這些變型功能上等效于初始庫設計元件，但提供能通過有效折衷，例如面積和/或性能因子，增強庫設計元件的可制造性屬性的指定設計替代方案。
參考圖5，描述示例性過程500以便生成不同設計元件(變型)。在406、408和410，生成用于制造工藝的設計規(guī)則、設計工具和SPICE模型。在502，采用計算機可讀格式如GSDII的單元庫視圖生成庫。典型的庫可以包含約100個基本邏輯功能，以及對這些基本功能的每一個有多個驅動能力變型，使總單元數(shù)達到約500。在504，更改布局以便改變該布局的可制造性屬性。在506，通過在某些指定限制內(nèi)，為增強可制造性而折衷允許的設計限制，例如功率、面積的可制造性模擬，通過評價而表征設計元件的可制造性屬性。在508，生成變型的庫視圖。在510，表征變型以便產(chǎn)生設計工具和流程所需的庫視圖。在512，使用可制造性模擬，生成變型的制造屬性。在514，生成該制造屬性的變型的庫視圖。在516，存儲變型。更詳細地描述生成變型，可參見U.S.臨時申請序列號No.60/437,922，標題為“YIELDIMPROVEMET”，2003年1月2日提交，其內(nèi)容在此全部包括以供參考。
III.生成設計的可制造性估計參考圖6，描述示例性設計流程600。在602，獲得設計元件庫。在604，獲得電路的所需功能性的高級規(guī)格。該規(guī)格還包括設計限制/規(guī)則，諸如性能、功率和面積。在606，基于所需功能性的規(guī)格和設計元件庫，生成設計說明書。在一個示例性實施例中，說明書是網(wǎng)絡表，其格式是包含標準單元和其他構造塊的列表，并定義所有元件間的連接性。另外，在614，生成塊的庫視圖，諸如模擬、存儲器、I/O等等。在608，按塊級創(chuàng)建布局，包括所選庫設計元件和布線層中的連接，然后，連接所有庫設計元件。在610，放置和連接所有塊以便部分使用塊的庫視圖而創(chuàng)建芯片布局。在612，校驗芯片布局以便確認滿足所有設計限制和不違反設計規(guī)則。
在616，輸入設計的說明書。說明書可以是在結構級描述塊或芯片設計的網(wǎng)絡表，換句話說，按照互連基本部件的列表、所需塊或芯片功能的Register Transfer Level說明書或現(xiàn)有塊或芯片的布局而具體化。在618，使用可制造性分析器，基于庫設計元件的庫視圖分析設計的可制造性。在622，生成該設計的可制造性估計?？芍圃煨怨烙嬁梢允侵圃鞎r間幀的函數(shù)，以及按所需設計塊分解。在620，對于614中的設計塊生成可制造性視圖，如果還沒有創(chuàng)建這些視圖的話。622中的可制造性估計為用戶提供理解指定IC或IP塊的可制造性特性的可能性。另外，在一個示例性實施例中，能使用可制造性估計來預估設計的可制造性的時間相關性。
更具體地說，對任何設計元件，能將虛擬學習曲線的特性(例如由歷史數(shù)據(jù)獲得的成品率對制造量的相關性)輸入到模擬器工具，諸如YRS中。參考圖3，假定與學習曲線有關的工藝成熟度的用戶水平，能夠使用由YRS工具格式化的歷史數(shù)據(jù)來預估IC設計的特定布局特征的成品率對時間關系。這些信息為選擇變型提供額外的判據(jù)，允許在產(chǎn)品壽命中對設計的更精確的成本/收益率預估。另外，通過識別最低成品率的設計元件，假定工藝成熟度的水平，這種設計系統(tǒng)允許隨時間的整個IC設計成品率的預測和優(yōu)化。當制造工藝發(fā)展時，涉及庫單元的可制造性的特性也改變，從而能動態(tài)地調整芯片塊隨庫單元的最佳映射。
IV.選擇最佳設計元件參考圖7，描述示例性設計流程700以便選擇最佳設計元件。在702，基于來自516的設計元件的可制造性估計和變型，優(yōu)化設計。通過更改合成工具的選擇函數(shù)而基于可制造性屬性和其他設計限制選擇單元或塊，可以優(yōu)化設計。另外，可以解析設計的現(xiàn)有網(wǎng)絡表以便替代變型，同時維持必要的功能和遵守其他設計限制。
在704，分析修訂的設計來確定該修訂設計是否符合設計限制。如果違反限制，那么，按增量編譯設計以便滿足限制，或由相同功能的替代的下一個更低生產(chǎn)變型替代。如圖7所述，重復該過程直到滿足限制為止。當滿足限制時，生成修訂的設計說明書，如修訂的網(wǎng)絡表。
盡管已經(jīng)描述了示例性實施例，但在不背離本發(fā)明的精神和/或范圍的情況下，可做出各種改進。因此，本發(fā)明不應當理解為限制到在圖中所示和上述所述的特定形式。
權利要求
1.一種分析庫設計元件的可制造性的方法，用于設計使用特定制造工藝制造的IC芯片，所述方法包括從庫獲得庫設計元件；對于所述特定制造工藝確定所述庫設計元件的可制造性屬性，其中，可制造性屬性包括與成品率有關的屬性；以及對于所述庫設計元件生成具有可制造性屬性的庫視圖，其中，由電子設計自動化(EDA)工具使用所述庫視圖。
2.如權利要求1所述的方法，其中，確定可制造性屬性包括生成包含所述庫設計元件的測試芯片設計；使用所述測試芯片設計和所述特定制造工藝制造測試芯片；以及分析所制作的測試芯片，以確定所述庫設計元件的可制造性屬性。
3.如權利要求2所述的方法，其中，分析所制作的測試芯片包括將庫設計元件的布局特征與在所述測試芯片上制造的布局特征進行比較；以及基于所述比較，確定所述庫設計元件的可制造性屬性。
4.如權利要求2所述的方法，其中，分析所制作的測試芯片包括從所述測試芯片獲得數(shù)據(jù)，以生成隨機成品率和系統(tǒng)成品率模型。
5.如權利要求4所述的方法，進一步包括從所述測試芯片確定可印刷性、工藝余量和可靠性。
6.如權利要求1所述的方法，進一步包括通過修改所述庫設計元件的特征來修改所述庫設計元件的可制造性屬性，基于庫設計元件創(chuàng)建變型設計元件。
7.如權利要求6所述的方法，進一步包括確定變型設計元件的設計屬性由于所修改的可制造性屬性而導致的改變。
8.如權利要求7所述的方法，其中，所述設計屬性包括性能、功率、面積和成品率。
9.如權利要求6所述的方法，進一步包括為變型設計元件生成具有可制造性屬性的庫視圖。
10.如權利要求9所述的方法，進一步包括使用具有可制造性屬性的庫設計元件和變型設計元件的庫視圖；以及基于所述庫視圖，分析IC設計的可制造性。
11.如權利要求10所述的方法，進一步包括通過選擇變型設計元件，修改IC設計。
12.如權利要求11所述的方法，進一步包括確定修改的設計是否滿足用戶指定的限制；以及當不滿足用戶指定的限制時，通過選擇另一變型設計元件，修改IC設計。
13.如權利要求12所述的方法，其中，修改IC設計包括采用與時間相關的成品率因子，選擇變型設計元件。
14.如權利要求13所述的方法，其中，所述與時間相關的成品率因子表征在一段時間內(nèi)成品率的變化。
15.如權利要求1所述的方法，進一步包括對于指定的制造工藝和設計方法，基于代表性傳統(tǒng)芯片設計、存儲器塊或邏輯結構和相應的可制造性數(shù)據(jù)的搜集，利用統(tǒng)計設計數(shù)據(jù)，定義描述用于互連所述庫設計元件的布線的可制造性之間的關系的模型。
16.一種設計集成電路的方法，所述方法包括從庫獲得庫設計元件；確定所述庫設計元件的可制造性屬性，其中，可制造性屬性包括與成品率有關的屬性；基于所述庫設計元件，生成變型設計元件，其中，所述變型設計元件具有修改的可制造性屬性；以及基于所述設計元件的可制造性屬性和所述變型設計元件的修改的可制造性屬性，使用設計元件庫和變型設計元件，設計所述集成電路。
17.如權利要求16所述的方法，其中，確定可制造性屬性包括基于設計元件庫，設計測試芯片設計；使用所述測試芯片設計，制作測試芯片；以及分析所制作的測試芯片以確定所述可制造性屬性。
18.如權利要求17所述的方法，其中，分析所制作的測試芯片包括從所述測試芯片獲得數(shù)據(jù)以生成隨機成品率和系統(tǒng)成品率模型。
19.如權利要求18所述的方法，進一步包括從所述測試芯片確定可印刷性、工藝余量和可靠性。
20.如權利要求16所述的方法，進一步包括按照計算機可讀格式描述所述庫設計元件的可制造性屬性和所述變型設計元件的修改的可制造性屬性。
21.如權利要求20所述的方法，其中，所述計算機可讀格式是用在電子設計自動化(EDA)工具中的庫視圖。
22.如權利要求21所述的方法，其中，設計集成電路包括使用庫設計元件的可制造性屬性和所述變型設計元件的修改的可制造性屬性的庫視圖；以及基于所生成的庫視圖，分析所述集成電路的設計布局的可制造性。
23.如權利要求22所述的方法，其中，設計集成電路包括采用用戶指定的限制，從所述庫設計元件和變型設計元件選擇用于所述集成電路的設計布局的最佳部件。
24.如權利要求23所述的方法，其中，選擇最佳部件包括確定是否滿足用戶指定的限制；以及當不滿足所述用戶指定的限制時，重復地選擇具有修改的可制造性屬性的變型設計元件直到滿足所述用戶指定的限制為止。
25.如權利要求16所述的方法，其中，設計集成電路包括采用與時間相關的成品率因子，從所述庫設計元件和變型設計元件選擇用于所述集成電路的設計布局的最佳部件。
26.如權利要求25所述的方法，其中，所述與時間相關的成品率因子表征在一段時間內(nèi)成品率的變化。
27.如權利要求25所述的方法，進一步包括基于所述設計布局的最低成品率的部件，預測隨時間變化的設計布局的成品率。
28.如權利要求16所述的方法，進一步包括對于指定的制造工藝和設計方法，基于代表性傳統(tǒng)芯片設計、存儲器塊或邏輯結構和相應的可制造性數(shù)據(jù)的搜集，利用統(tǒng)計設計數(shù)據(jù)，定義描述用于互連所述庫設計元件的布線的可制造性之間的關系的模型。
29.一種分析庫設計元件的可制造性的系統(tǒng)，用于設計使用特定制造工藝制造的IC芯片，所述系統(tǒng)包括具有庫設計元件的庫；以及可制造性模擬器，被配置成確定所述庫設計元件的可制造性屬性，其中，所述可制造性屬性包括與成品率有關的屬性；以及對于所述庫設計元件生成具有可制造性屬性的庫視圖。
30.如權利要求29所述的系統(tǒng)，進一步包括使用特定制造工藝制造的測試芯片，其中所述測試芯片包括對應于一個或多個所述庫設計元件的特征，并且，其中所述可制造性模擬器分析所述測試芯片以確定所述庫設計元件的可制造性屬性。
31.如權利要求30所述的系統(tǒng)，其中，所述測試芯片包括確定生成隨機成品率和系統(tǒng)成品率模型的數(shù)據(jù)的特征。
32.如權利要求31所述的系統(tǒng)，其中，所述測試芯片包括確定可印刷性、工藝余量和可靠性的特征。
33.如權利要求29所述的系統(tǒng)，其中，所述可制造性模擬器通過修改所述庫設計元件的可制造性，生成對應于庫設計元件的變型設計元件。
34.如權利要求33所述的系統(tǒng)，其中，所述可制造性模擬器對于所述變型設計元件生成具有可制造性屬性的庫視圖。
35.如權利要求34所述的系統(tǒng)，進一步包括可制造性分析器，被配置成基于所述庫設計元件的庫視圖，確定IC設計的可制造性估計。
36.如權利要求35所述的系統(tǒng)，進一步包括可制造性優(yōu)化器，被配置成基于所述可制造性估計、變型設計元件和用戶指定的限制，優(yōu)化IC設計。
37.如權利要求36所述的系統(tǒng)，其中，所述可制造性優(yōu)化器基于與時間相關的成品率因子，優(yōu)化IC設計。
38.如權利要求29所述的系統(tǒng)，進一步包括指定制造工藝和設計方法的模型，該模型描述用來互連所述庫設計元件的布線的可制造性之間的關系，其中，基于代表性傳統(tǒng)芯片設計、存儲器塊或邏輯結構和相應的可制造性數(shù)據(jù)的搜集，利用統(tǒng)計設計數(shù)據(jù)限定該模型。
全文摘要
分析庫設計元件(102)的可制造性，將用于設計使用特定制造工藝制造的IC芯片。獲得來自庫的庫設計元件。對于特定制造工藝確定庫設計元件的可制造性屬性(104)，其中，可制造性屬性包括成品率相關屬性。然后，對于庫設計元件生成具有可制造性屬性的庫視圖(106)，由電子設計自動化(EDA)工具使用。
文檔編號G06F17/50GK1839389SQ03827080
公開日2006年9月27日 申請日期2003年9月16日 優(yōu)先權日2003年9月16日
發(fā)明者卡爾羅·瓜爾迪亞尼, 尼可拉·達拉格恩, 約翰·卡巴里安, 恩里科·馬拉維斯, 拉蒂博爾·拉多杰西科, 安杰伊·斯特羅伊瓦斯 申請人:Pdf全解公司