專利名稱：時鐘同步器以及時鐘與數(shù)據(jù)恢復裝置和方法
技術領域：
本發(fā)明涉及一種時鐘同步器以及涉及時鐘與數(shù)據(jù)恢復裝置和方法。特定的實施例涉及到用于從抖動數(shù)據(jù)恢復低抖動時鐘以及數(shù)據(jù)(例如抖動數(shù)據(jù)流)的方法和電路。
背景技術：
圖1示出包括兩個系統(tǒng)的數(shù)據(jù)鏈路，每個系統(tǒng)由相應的PLL鐘控。發(fā)射器以給定速率發(fā)射數(shù)據(jù)且接收器使用其本地時鐘對數(shù)據(jù)鐘控。然而兩個時鐘頻率可能并不完全相同，或者是短期的或者是長期的。
因熱噪聲或外部干擾將在每個時鐘中引起頻率的短期變化，并且可被視為相應時鐘中的抖動。數(shù)據(jù)流中的附加抖動可通過因發(fā)射信道的有限帶寬引起的符號間干擾或通過相鄰線纜之間的串擾而引入。
對于通用數(shù)據(jù)鏈路，僅當導致所接收的數(shù)據(jù)中不可接受的數(shù)據(jù)誤差率時，增加的抖動量可能會導致問題。然而，對于音頻數(shù)據(jù)鏈路，即使少量的抖動亦可能是重要的，因為數(shù)字音頻信號將最終被數(shù)字-模擬轉換器(DAC)再現(xiàn)為模擬波形。對于高質量的數(shù)字音頻再現(xiàn)，大量的抖動將損害性能。
DAC中時序信號的誤差被稱為孔徑抖動。對于采樣時鐘上具有正弦抖動的DAC，因孔徑抖動可獲得的最大SNR為SNR＝-20log(σjωj)其中ωj是抖動頻率且σj是抖動的均方根(r.m.s)值。因此對于具有r.m.s值為1ns的16kHz正弦抖動，因孔徑抖動導致的最大SNR是80dB，這對于Hi-Fi應用是不可接受的。對于許多音頻數(shù)據(jù)信號，r.m.s超過1ns的抖動可被看到。S/PDIF數(shù)字音頻數(shù)據(jù)鏈路的技術規(guī)范允許10UI(幾微秒)幅值的進入的低頻(＜5Hz)正弦抖動。
長期情況下，兩個晶體均將具有頻率誤差(可能地500ppm)且還可在由PLL所產(chǎn)生的頻率中的任一端出現(xiàn)誤差。例如兩個PLL可是具有相同輸入頻率但具有細微不同分頻比的分數(shù)-N(fractional-N)型的PLL，其輸出頻率均滿足所規(guī)定的最小和最大頻率范圍，但事實上略微不同。如果發(fā)射器時鐘快于接收器時鐘，則數(shù)據(jù)將會偶然丟失；如果接收器時鐘快于發(fā)射器時鐘，則偶然位(occasional bit)將被采樣且鐘控出兩次。甚至12MHz數(shù)據(jù)流上的幾ppm差異可能導致一秒中幾次丟失位，這將對于數(shù)字音頻數(shù)據(jù)或事實上更通用的數(shù)據(jù)流均是完全不可接受的。
試圖解決因時鐘時序的短期變化導致數(shù)據(jù)鏈路中數(shù)據(jù)丟失問題的一個公知方法已經(jīng)涉及彈性緩沖器(EB)的使用。彈性緩沖器是眾所周知類型的FIFO數(shù)據(jù)存儲器，其使用一個時鐘來讀入數(shù)據(jù)且使用另一時鐘來寫出數(shù)據(jù)，在過去典型地保持許多數(shù)據(jù)采樣，以確保當時鐘彼此漂移經(jīng)過時沒有數(shù)據(jù)丟失，至少直至時鐘滑移(clock slippage)超出緩沖器的深度時。
US專利#6,594,329說明了介于兩個不同的時鐘域之間的彈性緩沖器。然而，在這個實施中彈性緩沖器僅被用來吸收短期和中期抖動，且沒有對使本地時鐘同步于遠程時鐘的努力，即沒有采取措施來確保相應的數(shù)據(jù)速率是同樣長期的，以避免數(shù)據(jù)的丟失。對于其中IDLE數(shù)據(jù)可被發(fā)送的一些協(xié)議，這是可接受的，條件是數(shù)據(jù)滑移被控制在IDLE數(shù)據(jù)而不是實數(shù)據(jù)期間發(fā)生。然而，對于無IDLE數(shù)據(jù)的系統(tǒng)，這個系統(tǒng)將導致破壞的數(shù)據(jù)及/或丟失的數(shù)據(jù)。因此，在US6,594,329中所公開的電路可被用在異步數(shù)據(jù)系統(tǒng)中，但是不能夠用在同步系統(tǒng)，如音頻系統(tǒng)中，其中輸入和輸出采樣速率的確必須是同樣長期的。
彈性緩沖器典型地提供填充水平信號，其指示在特定時間緩沖器內的已存儲數(shù)據(jù)的量。已知這樣的電路，其中這個填充水平信號已被用來改變壓控振蕩器(VCO)的速度，以將數(shù)據(jù)鐘控出EB。速度在帶內被改變，以確保沒有數(shù)據(jù)被丟失。換句話說，VCO的速度作為緩沖器填充水平的函數(shù)分步變化。如果緩沖器變得太滿，則VCO輸出頻率得到增加以便于減少所存儲的數(shù)據(jù)量，且因此防止緩沖器的溢流，以及如果緩沖器變得太空，則VCO減緩。然而，隨之發(fā)生的VCO輸出頻率的大步階使這些類型的電路不適合于同步系統(tǒng)。
其它已知的電路已經(jīng)使用EB填充水平的濾波版本，以經(jīng)由數(shù)字-模擬轉換器(DAC)直接驅動VCO。然而在這樣的系統(tǒng)中所產(chǎn)生的時鐘質量大大地取決于DAC的設計。為了具有好的頻率分辨率，DAC需要具有大數(shù)目的ENOBS(effective number of bits，有效位數(shù))。這增加了系統(tǒng)的復雜性和成本，并且仍然有VCO所產(chǎn)生的“本地時鐘”上的抖動問題。
通過具有多股(multi strand)時鐘，US專利#6,606,360改善了在US6,594,329中所公開的電路，從所述多股時鐘中可選擇出多個相位，以確保本地時鐘正在等時于遠程時鐘運行。然而對非有理(non-rational)頻率差，相位將被不斷地加以調節(jié)以保持跟蹤，并且這將導致抖動的本地時鐘。將沒有數(shù)據(jù)丟失出現(xiàn)，但所恢復的時鐘將不適合與DAC一起使用。
傳統(tǒng)地已通過使用模擬鎖相環(huán)路(PLL)來實施時鐘同步器，其利用大的芯片外部件來衰減基準時鐘上的抖動。
在這樣的系統(tǒng)中，接收PLL將通過直至其環(huán)路帶寬而不被衰減的抖動。相反地，來自PLL內VCO的噪聲將僅被衰減直至環(huán)路帶寬。在設置環(huán)路帶寬時涉及到下述之間的權衡，即將PLL所通過的抖動減至最小以及抑制來自VCO的由噪聲引發(fā)的抖動之間。而且當環(huán)路濾波器帶寬被減少時，環(huán)路濾波器部件變得相當大以獲得所需要的長的時間常數(shù)。當環(huán)路濾波器部件變得太大時，它們必須被實現(xiàn)為芯片外部件。這些芯片外部件增加了設計成本和物理尺寸。它們還可以使性能降級，除非施以大的關注。在實際的IC封裝設計中，‘接地反跳’(‘Ground bounce’)，或接地芯片外與芯片上之間的瞬時差難以減少，并且可能地甚至可以比正在從遠程時鐘衰減的環(huán)路濾波器引入更多的抖動。而且，如果接收PLL的帶寬太小，則它可能無法足夠快速響應來足夠好地跟蹤大的短期抖動，以適當?shù)鼗謴蛿?shù)據(jù)。
實際上可需要兩個PLL，一個高帶寬PLL用來跟蹤進入的時鐘及恢復數(shù)據(jù)，且另一個低帶寬PLL被用來減少已恢復時鐘上的抖動量。低帶寬環(huán)路仍然從高帶寬環(huán)路上接收具有大抖動量的信號，這樣可能偶然地丟失鎖定，除非與其性能進行設計折衷。
概括地，因此存在對如此系統(tǒng)的需求，所述系統(tǒng)可以產(chǎn)生與進入的數(shù)據(jù)流相同的頻率，但具有基本上比從所述數(shù)據(jù)流提取的那個數(shù)據(jù)時鐘的抖動小的抖動。優(yōu)選地這應該是低成本的，需要最少量的外部部件。

發(fā)明內容
根據(jù)本發(fā)明的第一方面，提供有時鐘同步器，其用于產(chǎn)生被同步于所接收的時鐘信號的本地時鐘信號(即在一個長度的時間上本地和所接收時鐘具有相同的平均頻率)，包括基準振蕩器，其被設置用來提供具有基準頻率的基準信號；合成器電路，其被設置用來從基準信號產(chǎn)生本地時鐘信號；彈性緩沖器，其包括適于存儲數(shù)據(jù)的數(shù)據(jù)存儲器；以及控制鏈路(連接、路徑、電路)，其將彈性緩沖器鏈接到合成器電路，其中所述合成器電路包括鎖相環(huán)路電路，所述鎖相環(huán)路電路包括受控振蕩器，其被設置用來接收振蕩器控制信號并且用來在受控振蕩器輸出處產(chǎn)生振蕩輸出信號，所述振蕩輸出信號具有取決于振蕩器控制信號的頻率，并且其確定本地時鐘信號頻率，相位檢測器，其具有被設置用來接收基準信號的第一輸入，反饋路徑，從受控振蕩器輸出到相位檢測器且向相位檢測器的第二輸入提供振蕩信號，所述相位檢測器產(chǎn)生一輸出信號，所述輸出信號指示在所述第一輸入處的基準信號與在所述第二輸入處的振蕩信號之間的相位差，以及振蕩器控制信號產(chǎn)生電路，其被設置用來接收相位檢測器的輸出信號，以及用來根據(jù)相位檢測器輸出信號產(chǎn)生所述振蕩器控制信號，以及其中彈性緩沖器具有用于接收數(shù)據(jù)的數(shù)據(jù)輸入，用于接收被接收的時鐘信號的第一時鐘輸入，用于輸出數(shù)據(jù)的數(shù)據(jù)輸出，以及被設置用來從合成器電路接收本地時鐘信號的第二時鐘輸入，彈性緩沖器，其響應于在第一時鐘輸入處的被接收時鐘信號，用以將提供給數(shù)據(jù)輸入的數(shù)據(jù)鐘控到數(shù)據(jù)存儲器內(以所接收的時鐘速率)，以及響應于在第二時鐘輸入處的本地時鐘信號，用以將數(shù)據(jù)鐘控出數(shù)據(jù)存儲器(以本地時鐘速率)，彈性緩沖器，其進一步適于輸出指示存儲于數(shù)據(jù)存儲器內數(shù)據(jù)量的數(shù)字填充水平信號，以及控制鏈路，其被設置成用來接收數(shù)字填充水平信號且根據(jù)數(shù)字填充水平信號向鎖相環(huán)路電路提供頻率控制信號以控制振蕩輸出信號的頻率，以便于控制本地時鐘頻率以維持數(shù)據(jù)存儲器中所需的數(shù)據(jù)平均量。
這導致所接收時鐘和本地時鐘的同步。在平均速率在一時間周期內相等的意義上將數(shù)據(jù)被鐘控到緩沖器內的速率與數(shù)據(jù)被鐘控到其外的速率同步化。換句話說，利用反饋環(huán)路根據(jù)來自彈性緩沖器的填充水平信號，本地時鐘速率被加以調節(jié)/控制，以將存儲于彈性緩沖器內的平均數(shù)據(jù)量維持在基本上恒定的值(或在預定限制內)，以便于平均數(shù)據(jù)進速率匹配于平均數(shù)據(jù)出速率。如果緩沖器太滿(即如果在某個時間周期內，所存儲數(shù)據(jù)的平均量超過預定值或閾值)，則PLL被控制成加速(即本地時鐘速率得到增加)以將平均值降低，以及如果緩沖器太空(即如果在某個時間周期內，所存儲數(shù)據(jù)的平均量低于預定值或閾值)，則PLL被控制成減緩(本地時鐘速率得到降低)以將平均值增大。因此，PLL被控制以維持基本上恒定的所需填充水平平均值，并且通過如此做，使本地時鐘信號同步于所接收的時鐘信號。即使所接收的時鐘速率可隨時間變化，且可抖動，但是被存儲于緩沖器內的數(shù)據(jù)平均量基本上被維持為恒定。
由此實施本發(fā)明的時鐘同步器在同步系統(tǒng)，如音頻系統(tǒng)的接收器中得到應用。緩沖器的狀態(tài)被用來使本地和遠程時鐘同步-當緩沖器已經(jīng)高于半滿時，接收器上的PLL必須加速，并且當緩沖器低于半滿時，接收器上的PLL必須減緩。利用從所接收信號中提取的時鐘信號(即利用所接收的時鐘)，數(shù)據(jù)被鐘控到緩沖器內，并且利用本地時鐘，數(shù)據(jù)被鐘控出。將要理解，在實施本發(fā)明的同步數(shù)據(jù)發(fā)射器和接收器系統(tǒng)中，標準的控制理論被用來設計接收器PLL控制環(huán)路以便于在任一端的PLL被完全同步。
應該注意到遠程時鐘，即如在發(fā)射器處可觀察到的時鐘與所接收時鐘，即在接收器處可觀察到的時鐘之間存在細微的差異。兩個時鐘的長期平均頻率相同，這樣如果使本地時鐘同步于所接收時鐘，則它還同步于遠程時鐘。然而，正是實際上被用于接收器處的任何信號處理的、具有如上述所說明的附加短期抖動的所接收的時鐘，以及實施本發(fā)明的接收器衰減了這個所不希望的抖動且提供抖動得到降低的本地時鐘信號和經(jīng)重新定時的數(shù)據(jù)輸出流。
將要理解到數(shù)字填充水平信號指示經(jīng)累積的時鐘滑移，即在本地和被接收時鐘信號之間的滑移。此外，彈性緩沖器可以被視為時鐘比較電路，其檢測所接收時鐘和本地時鐘之間的異步，并且輸出指示所檢測異步的數(shù)字信號(填充水平信號)。這個數(shù)字信號被用來控制PLL以減少異步，從而導致如此情況，即本地時鐘的頻率已經(jīng)被集中到所接收時鐘的平均頻率，并且因此集中到遠程時鐘的頻率，即時鐘然后被同步化。
在某些優(yōu)選的實施例中，數(shù)據(jù)存儲器包括存儲器陣列并且彈性緩沖器包括適于記錄輸入計數(shù)器值的輸入(寫入)計數(shù)器、適于記錄輸出計數(shù)器值的輸出(讀取)計數(shù)器、以及比較器。在這樣的設置中，彈性一般的緩沖器(且特別地，例如輸入計數(shù)器)響應于在第一時鐘輸入處的時鐘脈沖以將輸入計數(shù)器增加第一增量，并且輸入計數(shù)器被設置成向比較器提供輸入計數(shù)器信號，輸入計數(shù)器信號指示輸入計數(shù)器值。輸入計數(shù)器還向存儲器陣列提供輸入(寫入)指針，輸入指針取決于輸入計數(shù)器值。附加地，一般的彈性緩沖器(且特別地，例如輸出計數(shù)器)響應于在第二時鐘輸入處的時鐘脈沖以將輸出計數(shù)器值增加第二增量。輸出計數(shù)器被設置成向比較器提供輸出計數(shù)器信號，輸出計數(shù)器信號指示輸出計數(shù)器值，并且向存儲器陣列提供輸出(讀取)指針，輸出指針取決于輸出計數(shù)器值。比較器被設置成根據(jù)輸入和輸出計數(shù)器信號產(chǎn)生且輸出數(shù)字填充水平信號，并且同步器設置是這樣的，即響應于在第一時鐘輸入處的時鐘脈沖，數(shù)據(jù)被鐘控到存儲器陣列內到達由輸入指針所確定的位置，以及響應于在第二時鐘輸入處的時鐘脈沖，數(shù)據(jù)從輸出指針所確定的位置被鐘控出存儲器陣列。
第一增量和第二增量可具有相同的量值，或不同的量值。
優(yōu)選地，時鐘同步器(且特別地彈性緩沖器EB)進一步包括被設置用來控制第一和/或第二增量量值的增量控制電路。
在某些優(yōu)選的實施例中，增量控制電路(增量調節(jié)裝置)被設置成控制第一和第二增量，以便于它們具有共同的量值，以及被進一步設置成當使本地時鐘信號達到與所接收的時鐘信號同步時，將這個共同的量值從第一值降低到第二值。換句話說，當時鐘基本上失去同步時，例如在啟動時，增量可以被設置成初始的高值。然后當時鐘頻率由同步器的動作被聚集一起時，增量可以被逐漸減少到最小值(例如1)。與如果始終使用最小增量的情形相比，這種根據(jù)同步化程度使增量沿斜坡變化使能頻率鎖定較快速地得到實現(xiàn)，而一旦已經(jīng)取得同步化時提供低抖動的本地時鐘。
優(yōu)選地，存儲器陣列具有由時鐘脈沖(循環(huán))的第一數(shù)所限定的深度，輸入計數(shù)器適于存儲最大的輸入計數(shù)器值，輸出計數(shù)器適于存儲最大的輸出計數(shù)器值，以及最大的輸入和輸出計數(shù)器值每個均大于所述第一數(shù)。因此陣列的深度表示使它從空到滿所用的時鐘循環(huán)數(shù)。
更優(yōu)選地，最大輸入和輸出計數(shù)器值的每個均大于所述第一數(shù)(即緩沖器深度)至少一個數(shù)量級。
在某些優(yōu)選的實施例中，輸入計數(shù)器的值被輸入計數(shù)器記錄為包括多個數(shù)位(例如二進制數(shù)位，或根據(jù)一些其它基數(shù))的字，并且輸入指針被如此設置，以便于獨立于此多個數(shù)位的至少最高有效數(shù)位。有利地，輸入指針由字的多個最低有效數(shù)位來提供。
類似地，輸出計數(shù)器的值可被輸出計數(shù)器記錄為包括第二多個數(shù)位(二進制，或一些其它基)的第二字，并且輸出指針被如此設置，以便于獨立于那個第二多個數(shù)位的至少最高有效數(shù)位。輸出指針可由所述第二字的多個最低有效數(shù)位來提供。
在某些優(yōu)選的實施例中，比較器適于通過比較輸入和輸出計數(shù)器信號以產(chǎn)生指示計數(shù)器值之差的數(shù)，并且從那個指示數(shù)中減去預定數(shù)，從而產(chǎn)生填充水平信號。預定數(shù)可至少大致地對應于存儲器陣列的一半深度，以便于當陣列半滿時比較器的輸出大約為零。
控制鏈路可是直接鏈路，或優(yōu)選地可包括某個縮放因子，優(yōu)選地以2的冪以允許實施為簡單的移位。
附加地，控制鏈路可包括數(shù)字濾波器，其被設置用來對數(shù)字填充水平信號進行濾波且產(chǎn)生經(jīng)濾波的輸出信號?？刂奇溌份敵鲂盘柨杀恢苯佑米鞯絇LL的頻率控制信號，或作為另一選擇，頻率控制信號可源自控制鏈路輸出信號。
有利地，基準振蕩器(其還可以被稱為本地振蕩器)包括晶體振蕩器。通過從來自這種源的固有潔凈的低抖動基準信號產(chǎn)生本地時鐘信號，本地時鐘信號可本身是低抖動的。
優(yōu)選地，受控的振蕩器是壓控振蕩器(VCO)，雖然流控振蕩器和數(shù)控振蕩器(ICO和NCO)可用在某些實施例中。然而，特別地NCO的使用將增加電路的復雜性，從而需要較大數(shù)目的部件。
優(yōu)選地，相位檢測器是數(shù)字相位檢測器，其被設置以提供取決于在其第一和第二輸入處信號之間的相位差的數(shù)字相位信號。方便地，它可是相位和頻率檢測器(PFD)。
特定的優(yōu)選實施例在PLL中采用數(shù)字相位檢測器和VCO，該PLL進一步包括濾波器和電荷泵，所述電荷泵由數(shù)字相位信號控制以向濾波器供給電流，并且所述濾波器被設置成積分所供給的電流以向壓控振蕩器提供控制電壓。
有利地，鎖相環(huán)路可包括可控除法器，其被設置在從受控的振蕩器輸出到相位檢測器的反饋路徑中，所述除法器被設置成接收頻率控制信號且由頻率控制信號控制以沿著所述路徑設置分頻值N，以確定本地時鐘頻率與基準頻率的比率。
值N是這樣的因子，除法器用它對輸入信號作除法，即它是在除法器輸入和輸出處的信號的相應頻率的比率。
因此，控制鏈路可被設置成接收數(shù)字填充水平信號且向除法器提供控制信號以根據(jù)填充水平信號調節(jié)分頻值N，以改變本地時鐘頻率且降低所接收時鐘和本地時鐘之間的異步。
與使用經(jīng)濾波版本的EB填充水平來經(jīng)由數(shù)字-模擬轉換器(DAC)直接驅動VCO但需要DAC具有大數(shù)目的ENOB以獲得良好的頻率分辨率的從前已知的電路相比較，實施本發(fā)明的電路例如通過調制電荷泵PLL反饋路徑中的分比(division ratio)，可繞開這個問題。通過這種方法可以獲得由電荷泵PLL的數(shù)字分辨率所限制的有效精度。
因此實施本發(fā)明的時鐘同步器可以提供如此優(yōu)點，即它能夠從基準信號中產(chǎn)生低抖動的本地時鐘信號，其與可包括高水平抖動的所接收時鐘同步。合成器、處于彈性緩沖器形式的時鐘比較電路、以及用來降低本地和被接收時鐘之間異步的控制鏈路的組合可被視為控制環(huán)路。由于這個控制環(huán)路具有低帶寬的事實，所以在所接收時鐘上的抖動實際上被從本地時鐘信號中去耦，這樣基準和本地時鐘頻率的長期平均值變得相等，但較高的頻率抖動分量落在環(huán)路的帶寬以外，因此并不通過到本地時鐘。通過使用控制路徑中根據(jù)所檢測的異步來調節(jié)分頻值(也被已知為分頻比)的數(shù)字裝置，獲得這個低的環(huán)路帶寬。數(shù)字裝置的使用允許信號被長時間存儲或被積分，而不需要大值的模擬分量來獲得長的時間常數(shù)。這個數(shù)字裝置可包括簡單的乘法器或移位器，或可包括簡單的濾波器。
到除法器的頻率控制信號可包括數(shù)字填充水平信號，或可來源于數(shù)字填充水平信號，以便于控制信號取決于填充水平信號。因此，頻率控制信號至少部分地確定由除法器所設置的分頻值。
清楚地，所使用的除法器電路的類型將確定需要什么樣的控制信號或多個控制信號以獲得特定的分值(division value)或比。控制鏈路被配置成產(chǎn)生且向除法器施加適當?shù)目刂?，以獲得由經(jīng)檢測的填充水平變化(即經(jīng)檢測的本地和被接收時鐘之間的異步)所需要的分比變化。除法器的控制是如此這般，以便于本地和所接收的時鐘頻率集中。
因此，在某些實施例中，控制鏈路可是簡單的連接，其將數(shù)字填充水平信號傳遞到除法器。更優(yōu)選地，控制鏈路包括通過數(shù)字乘法器或者隱含地通過對信號的移位對這個信號加以縮放。
控制鏈路還可包括至少一個數(shù)字濾波器，其對填充水平信號進行濾波并且將經(jīng)濾波的信號作為控制信號提供給除法器。在這樣的實施例中，除法器本身必須結合電路，以實施所需要的N變化。在另外可供選擇的實施例中，控制鏈路可包括具有多個部件的控制電路，其適于處理數(shù)字填充水平信號且提供適宜的控制信號。
優(yōu)選地，鎖相環(huán)路電路是分數(shù)-N型鎖相環(huán)路電路，所述除法器是可控制的用以獲得N的非整數(shù)平均值。在本領域中分數(shù)-N型PLL是公知的。例如，它們可使用具有內部電路的除法器，該內部電路使能在被鎖狀態(tài)期間N的值動態(tài)地變化。可使用雙模數(shù)除法器，其可以在一個循環(huán)期間使N在兩個值之間(例如在P和P+1之間，其中P是整數(shù))變化，針對每個值的相關循環(huán)部分確定平均N值。三階及更高階模的除法器也是公知的，從而使能N值分別地在3個或更多不同的值之間可控制地被切換。
彈性緩沖器和控制鏈路可一起被稱為除法器控制電路。
優(yōu)選地，除法器是數(shù)字控制的除法器，并且來自控制鏈路的頻率控制信號包括至少一個數(shù)字控制信號(除法器可需要多個控制信號以獲得所需求的N值，特別地對于非整數(shù)值)。例如，數(shù)字控制信號可包括數(shù)字填充水平信號。
控制鏈路可包括加法器，其被設置用于將數(shù)字填充水平信號(或來源于它的信號，如經(jīng)濾波的信號)加到第二數(shù)字信號，對除法器信號的數(shù)字控制取決于這些數(shù)字信號的和。因此，第二數(shù)字信號可表示N的基值，并且第一信號可表示調節(jié)。
在某些實施例中，控制鏈路可包括西格馬-德耳塔調制器，其被設置用來接收來自加法器或直接地來自數(shù)字濾波器(如果在實施中加法器并不是明確的)的輸出信號，并且產(chǎn)生除法器控制信號。
在某些優(yōu)選的實施例中，除法器被設置成對來自受控振蕩器(CO)的輸出信號作除法，并將所除的信號提供到相位檢測器的第二輸入(即除法器可被直接地連接在CO輸出和PD輸入之間)。在另外可供選擇的實施例中，可存在被設置在可控除法器和CO及/或PD之間的附加電路元件。
合成器電路可由PLL電路組成，或作為選擇地可包括附加的部件。例如，它可包括至少一個另外的除法器，其被設置成對來自受控振蕩器的輸出信號作除法以產(chǎn)生本地時鐘信號。
本發(fā)明的另一方面提供一種時鐘和數(shù)據(jù)恢復電路，用于從包含數(shù)據(jù)和所嵌入的時鐘信息的數(shù)據(jù)流中恢復時鐘信號和數(shù)據(jù)，所述電路包括數(shù)據(jù)和時鐘提取電路，其具有被設置用來接收包含數(shù)據(jù)和所嵌入時鐘信息的數(shù)據(jù)流的輸入，所述提取電路被設置成根據(jù)被嵌入的時鐘信息產(chǎn)生且輸出被提取的時鐘信號以及根據(jù)所包含的數(shù)據(jù)產(chǎn)生且輸出被提取的數(shù)據(jù)信號；以及根據(jù)本發(fā)明第一方面的時鐘同步器，其中被提取的時鐘信號作為被接收的時鐘信號被提供到第一時鐘輸入且被提取的數(shù)據(jù)信號被提供到數(shù)據(jù)輸入。
要理解為用于在數(shù)據(jù)流中嵌入時鐘信息，以及用于從如此數(shù)據(jù)流中提取(恢復)時鐘信號的各種技術是眾所周知的。這些提取技術產(chǎn)生仍然包含抖動的被提取時鐘信號(即被接收的時鐘信號)。
時鐘和數(shù)據(jù)恢復電路可被結合在數(shù)據(jù)接收器中。接收器所提供的優(yōu)點是，它將已所接收的數(shù)據(jù)(所接收的數(shù)據(jù)流)中的抖動衰減至低的抖動頻率以確保低失真的再現(xiàn)，并且還避免因抖動的輸入時鐘及潔凈的輸出時鐘(本地時鐘)相互滑移經(jīng)過而導致的數(shù)據(jù)丟失。即，所接收數(shù)據(jù)率的短期(高于音頻)和中期(音頻)變化被接收器變平滑，以給出恒定的頻率輸出，但是所再生時鐘和數(shù)據(jù)的長期頻率一般正好等于所接收的數(shù)據(jù)速率。所接收的數(shù)據(jù)速率及輸出數(shù)據(jù)和時鐘速率被同步化。通過確保平均本地時鐘頻率匹配于平均的接收時鐘速率，接收器實現(xiàn)了這一點。
重要地是要注意到在實施本發(fā)明的時鐘和數(shù)據(jù)恢復電路中，通過使用抖動的被提取時鐘，即其中抖動尚未得到衰減的時鐘信號，而不是利用經(jīng)平滑的本地時鐘，所接收的數(shù)據(jù)被鐘控到彈性緩沖器中。這確保所有被接收的數(shù)據(jù)進入到彈性緩沖器(雖然以抖動的速率)。如果使用經(jīng)平滑的時鐘而不是“原始的”被提取時鐘，則在將數(shù)據(jù)輸入到彈性緩沖器的進程當中一些數(shù)據(jù)可能會丟失。一旦數(shù)據(jù)安全地處于彈性緩沖器中，則它以低抖動的本地時鐘速率被鐘控出。因此，數(shù)據(jù)沒有丟失，且數(shù)據(jù)輸出速率是平滑的(低抖動的)，其對應于數(shù)據(jù)被提供到電路所采用的平均速率。因此本發(fā)明的實施例在同步數(shù)據(jù)系統(tǒng)中得到應用。
雖然各種已知的時鐘和數(shù)據(jù)提取電路可用于本發(fā)明的實施例中，但是數(shù)據(jù)和時鐘提取電路優(yōu)選地包括數(shù)字鎖相環(huán)路電路，其被設置用來接收另外的時鐘信號(例如系統(tǒng)時鐘)和數(shù)據(jù)流，以及通過使用系統(tǒng)時鐘用來提取和輸出被提取的時鐘信號。
所述另外的時鐘信號優(yōu)選地由基準振蕩器提供，其可以是向合成器的PLL提供基準信號的相同基準振蕩器。
所述另外的時鐘頻率應該至少為所接收數(shù)據(jù)流的典型(預計的)時鐘頻率的兩倍，且優(yōu)選地至少為四倍高。
有利地，數(shù)據(jù)和時鐘提取電路包括數(shù)字式鎖相環(huán)路電路，所述電路包括數(shù)控振蕩器，其被設置用來在輸出處產(chǎn)生振蕩信號；相位檢測器，其具有被設置用來接收數(shù)據(jù)流的第一輸入及被設置用來經(jīng)由反饋路徑從所述數(shù)控振蕩器的輸出接收振蕩信號的第二輸入，并且其被設置成輸出相位誤差信號，所述相位誤差信號指示被提供到其第一和第二輸入的信號之間的相位差；以及濾波器，其被設置用來對相位誤差信號進行濾波且提供控制數(shù)控振蕩器的輸出信號用以確定在數(shù)控振蕩器輸出處的振蕩信號頻率。
被提供到彈性緩沖器的被接收時鐘信號可以是來自數(shù)控振蕩器輸出的振蕩信號，或可是來源于那個信號。
本發(fā)明的另一方面提供一種時鐘同步器，其用于產(chǎn)生與被接收的時鐘信號同步的本地時鐘信號，其包括基準振蕩器，其被設置用來提供具有基準頻率的基準信號；合成器電路，其被設置用來合成來自基準信號的本地時鐘信號，所述合成器電路包括鎖相環(huán)路電路，所述鎖相環(huán)路電路包括具有被設置用來接收基準信號的第一輸入的相位檢測器、以及被設置在從受控振蕩器到相位檢測器的第二輸入的反饋路徑中的可控除法器，所述除法器是可控制的以沿著所述路徑設置分頻值N，以確定本地時鐘頻率與基準頻率的比率；
時鐘比較電路，其被設置用來接收本地時鐘信號和被接收的時鐘信號，以及其適于產(chǎn)生指示本地和遠程時鐘信號之間異步的第一數(shù)字信號；以及控制鏈路，其將時鐘比較電路鏈接到除法器，所述控制鏈路被設置成接收第一數(shù)字信號且向除法器提供控制信號以根據(jù)第一數(shù)字信號調節(jié)分頻值N從而改變本地時鐘頻率并降低異步，其中時鐘比較電路包括彈性緩沖器，所述彈性緩沖器包括適于存儲數(shù)據(jù)的數(shù)據(jù)存儲器，并且所述彈性緩沖器具有用于接收數(shù)據(jù)的數(shù)據(jù)輸入；用于接收被接收的時鐘信號的第一時鐘輸入；用于輸出數(shù)據(jù)的數(shù)據(jù)輸出；以及被設置用來從合成器電路接收本地時鐘信號的第二時鐘輸入，彈性緩沖器響應于在第一時鐘輸入處的所接收的時鐘信號，用以將提供給數(shù)據(jù)輸入的數(shù)據(jù)鐘控到數(shù)據(jù)存儲器內(以所接收的時鐘速率)，響應于在第二時鐘輸入處的本地時鐘信號，用以將數(shù)據(jù)鐘控出數(shù)據(jù)存儲器(以本地時鐘速率)，彈性緩沖器適于輸出所述第一數(shù)字信號，所述第一數(shù)字信號為指示存儲于數(shù)據(jù)存儲器中的數(shù)據(jù)量的數(shù)字填充水平信號，以及控制鏈路被設置成控制本地時鐘頻率以在數(shù)據(jù)存儲器中維持所需的數(shù)據(jù)平均量。
彈性緩沖器可結合上述參考第一方面所說明的一個或更多個有利的特征。例如，它可包括寫入和讀取計數(shù)器及比較器，所述計數(shù)器響應于在第一和第二輸入處的時鐘脈沖被增量且向數(shù)據(jù)存儲器陣列提供指針信號。再次，讀取和寫入指針可優(yōu)選地由來自計數(shù)器的最低有效位提供。
本發(fā)明的另一方面提供一種產(chǎn)生同步于已接收時鐘信號的本地時鐘信號的方法，所述方法包括下述步驟產(chǎn)生具有基準頻率的基準信號利用鎖相環(huán)路電路對來自基準信號的本地時鐘信號進行合成；向包括適于存儲數(shù)據(jù)的數(shù)據(jù)存儲器的彈性緩沖器的第一時鐘輸入提供已接收的時鐘信號；向彈性緩沖器的數(shù)據(jù)輸入提供數(shù)據(jù)；向彈性緩沖器的第二時鐘輸入提供本地時鐘信號，所述彈性緩沖器具有用于輸出數(shù)據(jù)的數(shù)據(jù)輸出，且其響應于在第一時鐘輸入處的所接收的時鐘信號，用以將提供給數(shù)據(jù)輸入的數(shù)據(jù)鐘控到數(shù)據(jù)存儲器內(以所接收的時鐘速率)，響應于在第二時鐘輸入處的本地時鐘信號，用以將數(shù)據(jù)鐘控出數(shù)據(jù)存儲器(以本地時鐘速率)；從彈性緩沖器產(chǎn)生且輸出指示存儲于數(shù)據(jù)存儲器中數(shù)據(jù)量的數(shù)字填充水平信號；以及利用數(shù)字填充水平信號來控制鎖相環(huán)路電路，以控制本地時鐘頻率用以維持數(shù)據(jù)存儲器中所需要的平均數(shù)據(jù)量。
有利地，所述方法進一步包括步驟例如利用數(shù)字濾波器對數(shù)字填充水平信號進行濾波或縮放，以及利用經(jīng)濾波的或經(jīng)縮放的數(shù)字填充水平信號來控制鎖相環(huán)路電路。
優(yōu)選地，鎖相環(huán)路電路包括可控除法器，其被設置在從受控振蕩器到相位檢測器的反饋路徑中，并且可控制以沿著所述路徑設置分頻值N以確定本地時鐘頻率與基準頻率的比率，并且所述方法包括使用數(shù)字填充水平信號來控制除法器的步驟。
優(yōu)選地，數(shù)據(jù)存儲器包括存儲器陣列且彈性緩沖器包括適于記錄輸入計數(shù)器值的輸入計數(shù)器、適于記錄輸出計數(shù)器值的輸出計數(shù)器、以及比較器，所述方法進一步包括下述步驟通過將輸入計數(shù)器值增加第一增量對第一時鐘輸入處的時鐘脈沖做出響應；將來自輸入計數(shù)器的輸入計數(shù)器信號提供到比較器，所述輸入計數(shù)器信號指示輸入計數(shù)器值；向存儲器陣列提供輸入指針，所述輸入指針取決于輸入計數(shù)器值，通過將輸出計數(shù)器值增加第二增量，對在第二時鐘輸入處的時鐘脈沖做出響應；將來自輸出計數(shù)器的輸出計數(shù)器信號提供到比較器，所述輸出計數(shù)器信號指示輸出計數(shù)器的值；將輸出指針提供到存儲器陣列，所述輸出指針取決于輸出計數(shù)器值，利用比較器根據(jù)輸入和輸出計數(shù)器信號產(chǎn)生并且輸出所述數(shù)字填充水平信號，通過將數(shù)據(jù)鐘控到存儲器陣列內輸入指針所確定的位置，對第一時鐘輸入處的時鐘脈沖做出響應，以及通過將數(shù)據(jù)從輸出指針所確定的位置鐘控出存儲器陣列，對第二時鐘輸入處的時鐘脈沖做出響應。
實施本發(fā)明的某些優(yōu)選方法進一步包括控制至少第一和第二增量之一的量值的步驟。
它們可包括驟即當本地時鐘信號達到與被接收時鐘信號同步時，調節(jié)第一和第二增量的量值。
有利地，所述方法包括下述步驟，即控制第一和第二增量以便于它們具有共同的量值，以及當本地時鐘信號達到與被接收時鐘信號同步時將所述共同量值從第一值降低到第二值。
所述方法可包括下述步驟，即將輸入計數(shù)器值記錄為包括多個數(shù)位的字，以及僅將所述字的最低有效部分(例如來自如8或更多位的字長當中的3或4個最低有效位)作為輸入指針使用。
類似地，所述方法可包括下述步驟，即將輸出計數(shù)器值記錄為包括第二多個數(shù)位的第二字，以及僅將第二字的最低有效部分作為輸出指針使用。
利用比較器來產(chǎn)生填充水平信號的步驟優(yōu)選地包括比較輸入和輸出計數(shù)器信號以產(chǎn)生指示計數(shù)器值之差的數(shù)，以及從那個指示數(shù)中減去預定數(shù)。
將要理解，在某些實施例中，可使彈性緩沖器計數(shù)器足夠寬以應對大范圍的頻率偏差，但是EB中的數(shù)據(jù)存儲器大小僅需要足以吸收時鐘被同步化時所預計的最大抖動量。這允許對可接受的頻率范圍(由計數(shù)器的大小來設置)還有時鐘上最大可接受的抖動(由彈性緩沖器的大小來設置)進行分離。否則不得不應對不同輸入頻率(但是在每個速度上具有少量的抖動)的倍頻程(octave)的系統(tǒng)將需要非常大的EB來容納這個頻率范圍。就面積而言這樣的EB將支配電路設計。
本發(fā)明的實施例可用在數(shù)據(jù)接收器電路中且提供如此優(yōu)點，即它們從本地產(chǎn)生潔凈的時鐘且在數(shù)字-模擬轉換器之前將進入的數(shù)據(jù)重新定時到這個時鐘以避免時鐘抖動引發(fā)的噪聲和失真。本地時鐘和進入的數(shù)據(jù)時鐘被同步且數(shù)據(jù)丟失得到避免。
從下述說明中本發(fā)明的其它目的和優(yōu)點將顯而易見。


現(xiàn)在將僅借助于實例且不旨在局限于此，參考所附附圖對本發(fā)明的實施例加以說明，其中圖1是根據(jù)現(xiàn)有技術的數(shù)據(jù)發(fā)射和接收系統(tǒng)的示意性表示；圖2是實施本發(fā)明的數(shù)據(jù)和時鐘恢復電路的示意性表示；圖3是圖2中DPLL部件的示意性表示；圖4是適合于用在本發(fā)明實施例中的彈性緩沖器的示意性表示；圖5是實施本發(fā)明的時鐘同步器電路的示意性表示；圖6是實施本發(fā)明的另一時鐘同步器電路的示意性表示；圖7是適合于用在本發(fā)明實施例中的合成器電路和基準振蕩器的示意性表示；以及圖8是實施本發(fā)明的另一數(shù)據(jù)和時鐘恢復電路的示意性表示；圖9是適合于用在本發(fā)明實施例中的另一彈性緩沖器的示意性表示；以及圖10a-10c示出在實施本發(fā)明的電路中的開環(huán)和閉環(huán)響應，分別對應于(a)無數(shù)字濾波器，(b)積分器加上0＜1/beta，(c)低通濾波器，拐角頻率＞1/beta。
具體實施例方式
現(xiàn)在參考圖2，實施本發(fā)明的時鐘和數(shù)據(jù)恢復電路(系統(tǒng))包括時鐘和數(shù)據(jù)提取電路8，所述時鐘和數(shù)據(jù)提取電路8包括數(shù)字鎖相環(huán)路(DPLL)。包含嵌入時鐘信息的被接收數(shù)據(jù)流81被供應到DPLL，其被用來鎖定到進入的數(shù)據(jù)上并且產(chǎn)生內部中間時鐘RCK83(其應該被稱為被接收的時鐘)及重新定時的內部數(shù)據(jù)流82(即被提取的數(shù)據(jù))。內部中間時鐘的產(chǎn)生還可被描述為從被接收數(shù)據(jù)流中提取時鐘信號，且因此內部中間時鐘還可被稱為被提取的時鐘。
被提取的數(shù)據(jù)82和被提取的時鐘83被提供到彈性緩沖器(EB)31的輸入處。EB被用來吸收本地和遠程時鐘域之間的任何短期或中期時序變化。它還產(chǎn)生指針誤差信號(P)7，其指示緩沖器的存儲裝置(記憶體)中所存儲的數(shù)據(jù)量，且因此指示經(jīng)重新定時的內部數(shù)據(jù)的當前累積的抖動或時間域滑移。
控制鏈路6可是EB指針誤差信號到頻率合成器的模擬PLL的頻率控制輸入的簡單連接。優(yōu)選地它將包括數(shù)字信號的某種縮放，以將PLL的目標頻率上的指針誤差信號的單個LSB(最低有效位)變化的作用進行縮放。
控制鏈路還可包括某種數(shù)字濾波以在定制系統(tǒng)的抖動傳遞函數(shù)時提供附加的設計自由度。
處于基準頻率的穩(wěn)定基準信號10由高質量的時鐘源1如晶體振蕩器(XTAL)提供到APLL。
模擬鎖相環(huán)路(APLL)從高質量的時鐘源產(chǎn)生頻譜上潔凈的時鐘LCK，其輸出頻率由從控制鏈路輸出的頻率控制信號4加以控制。存在來自控制鏈路的頻率控制信號4可以被用來控制APLL輸出頻率，及由此控制LCK頻率(速率)的許多方式。例如，信號4可以與源自PLL的相位檢測器的輸出的經(jīng)濾波或經(jīng)積分的信號混合，以改變施加到PLL的VCO的控制電壓。在這種情況下將需要帶寬低于音頻帶的低帶寬APLL，以避免APLL抑制這個二次控制輸入超出音頻帶。然而，在某些優(yōu)選的實施例中頻率控制信號4被提供到APLL的反饋頻率除法器上。那么APLL可是具有帶寬高出音頻帶的高帶寬，優(yōu)勢在于抑制音頻頻率VCO噪聲及降低的環(huán)路濾波器分量值。來自APLL的頻譜上潔凈的低抖動時鐘被用來提供輸出時鐘信號LCK并且用來將數(shù)據(jù)重新定時到系統(tǒng)之外。
在這個實例中DPLL由系統(tǒng)時鐘84來鐘控，所述系統(tǒng)時鐘84典型地來自外部晶體，或者直接地或者經(jīng)由另一PLL。它恢復來自進入數(shù)據(jù)流81的時鐘83，并且利用這個時鐘83從這個流中提取且輸出數(shù)據(jù)82。
圖3示出適宜DPLL的部件。DPLL包括相位檢測器PD85，其用來檢測其輸出的被恢復時鐘83與被接收的遠程時鐘(即被嵌入在被接收數(shù)據(jù)流中的時鐘)之間的相位差。相位檢測器可以以各種方法加以實現(xiàn)---例如，XOR門、計數(shù)器或JK觸發(fā)器。下一級是積分低通濾波器86，其將相位誤差信號850轉換成表示頻率誤差的數(shù)字信號860。這個濾波器通常作為低階IIR(無限脈沖響應)而加以實現(xiàn)。來自這個濾波器的這個輸出860被用來驅動數(shù)控振蕩器(NCO)87。NCO是產(chǎn)生方波的數(shù)字振蕩器，所述方波的頻率與來自濾波器的代碼成比例。
時鐘和數(shù)據(jù)提取電路(即檢測器)的時序分辨率是系統(tǒng)時鐘的時序分辨率，這樣NCO輸出上的抖動受到DPLL工作頻率的限制。DPLL必須過采樣進入的時鐘以正常工作。按照尼奎斯特(Nyquist)標準，需要DPLL被鐘控的速度至少為其輸入的兩倍。然而實際上為了降低時間域量化誤差并且改善DPLL的跟蹤能力，它趨向于過采樣至少四倍。
DPLL輸出具有外部時鐘周期的時間上的分辨率，這樣固有地具有這個量級的高頻率抖動，甚至對于無抖動輸入。這樣運行在100MHz時鐘上的被恢復時鐘的最小抖動將典型地處于10納秒pk-pk的量級。DPLL運行越快，則輸出抖動的這個分量越小。
濾波器帶寬必須以如此方法被加以選擇，以確保它可以跟蹤抖動的進入數(shù)據(jù)的短期時序變化，但是這意味著在這個帶寬內它并不衰減進入的抖動。對于SPDIF(Sony/Philips數(shù)字接口)音頻數(shù)據(jù)，進入的抖動可是幾微秒峰到峰。如果在來自DPLL的時鐘輸出上的抖動具有強的正弦調(tone)，并且如果這個時鐘然后被用來對DAC鐘控以重建音頻信號，則毛刺(spur)可落入音頻帶，其降級從DAC出來的音頻的質量。
在可供選擇的實施例中，其它形式的時鐘和數(shù)據(jù)提取電路可被用來向EB提供輸入。例如，已經(jīng)提議且可使用各種模擬方案(例如，Costas環(huán)路，見Proakis，“Digital Communications”，McGraw-Hill Higher education，2000，ISBN 0-07-232111-3，pp.347-359)。然而，DPLL比這些小且通用。DPLL還可被用來跟蹤NRZ(不歸零)以外的數(shù)據(jù)類型，如Manchester編碼的及PAM-3等。傳統(tǒng)地，由于在時鐘頻率處不存在功率的事實，來自Manchester編碼的數(shù)據(jù)的恢復(提取)時鐘已經(jīng)是非平凡的。
如在本發(fā)明實施例中所結合的EB的功能基本上是具有異步讀取和寫入接口的緩沖器的功能。各種實施例是可能的。適宜的EB體系結構示意圖見圖4所示。
這個實例31包括處于存儲器元件陣列形式的數(shù)據(jù)存儲裝置300。根據(jù)計數(shù)器301所產(chǎn)生的輸入指針303，輸入數(shù)據(jù)被順序地寫入到這些元件，其中所述計數(shù)器以進入數(shù)據(jù)的時鐘速率RCK被驅動，在這種情況下所述時鐘速率為來自DPLL的恢復的抖動時鐘。根據(jù)另一計數(shù)器302所產(chǎn)生的輸出指針304，數(shù)據(jù)被順序地從陣列中被讀取，其中所述計數(shù)器302以所需要的輸出數(shù)據(jù)速率被鐘控，在這種情況下所述數(shù)據(jù)速率為由APLL所產(chǎn)生的時鐘LCK。填充計算器305接收兩個指針信號303、304并且輸出指示目前保持在EB存儲器中數(shù)據(jù)量的填充水平信號。在這個實例中，寫入和讀取指針作為指示目前計數(shù)器值/內容的信號被提供到填充計數(shù)器，以及被提供到存儲器陣列以確定要被寫入到及從中讀取的位置。
EB31需要足夠大，以吸收因被恢復數(shù)據(jù)上的抖動將引起的累積抖動的中期變化。經(jīng)常發(fā)現(xiàn)EB用于確保在特定的時間幀上數(shù)據(jù)沒有丟失。對于輸入頻率R及具有以ppm表示的偏差Q的輸出頻率，頻率偏差為ΔR
ΔR=R·Q106]]>對于大小為B的緩沖器，在數(shù)據(jù)丟失/被重復之前可以經(jīng)過的時間Tslip為Tslip=BΔR]]>甚至小的頻率偏差可以導致頻繁的數(shù)據(jù)丟失。例如如果數(shù)據(jù)以6.144MHz被鐘控進入16位深的EB且以1ppm的相對頻率偏差被鐘控出去，則Tslip剛好在三秒以下。
在整個控制環(huán)路的帶寬范圍內，抖動將得到跟蹤但是由于控制環(huán)路將典型地具有幾赫茲的帶寬，因此基本的是由EB吸收足夠的數(shù)據(jù)以應對這個帶寬以上的抖動。
計算緩沖器所需深度的方法取決于抖動是被規(guī)定為r.m.s還是峰到峰。
對于r.m.s.抖動，σlong-term(在控制環(huán)路帶寬以上的頻率上進行積分，其將典型地是非常低的頻率，幾赫茲)、及位誤差率(BER)，所需的彈性緩沖器的時間Telastic上的峰到峰彈性可以被示為Telastic＝α.σlong-term其中α滿足方程式BER=erfc(α22)2]]>Telastic必須針對施加到EB的兩個時鐘，即RCK和LCK加以計算。如果彈性緩沖器可以應對對于兩個時鐘具有直至Telastic之和的指針偏移而無需指針彼此通過，則在規(guī)定的BER下將有數(shù)據(jù)丟失。對于在6.144MHz下被編碼的音頻S/PDIF數(shù)據(jù)，10-15的BER對應于每五年丟失一位數(shù)據(jù)。對于10-15的BER，α可以被示為15.888。
因此B，即彈性緩沖器中必要位的數(shù)目，可以被示為B=Telastic_local+Telastic_remoteTdata]]>其中Tdata是數(shù)據(jù)速率。
典型地B將是小的。與時鐘RCK相比較，本地潔凈時鐘LCK上的抖動將是小的。對于具有來自DPLL的10ns r.m.s.固有抖動、及10-15的BER，6.144MHz的典型SPDIF數(shù)據(jù)時鐘頻率的上述實例，Telastic＝15.888*10ns，因此B＝158ns*6.144MHz＝～1。
對于峰到峰抖動，計算是較簡單的。為了應對10UI(即10/6.144MHz)的峰到峰抖動，將需要為10的EB深度，雖然優(yōu)選地B將大于這個最小值，以便于改善過載行為、降低鎖定時間并且確保線性瞬態(tài)操作。
當進入的時鐘RCK相對于輸出時鐘LCK減緩或加速時，輸入與輸出指針之間的差將變化。兩個指針之間的差可以被視為對應于所存儲數(shù)據(jù)位數(shù)的指針誤差信號，相對于APLL所產(chǎn)生的時鐘如果進入時鐘加速則其增加或如果進入時鐘減緩則其減少。這個輸出將通常至少在兩個相鄰值之間切換，典型地如果在輸入數(shù)據(jù)流上存在大的短期抖動則在許多更多值之間切換。因此它將具有大的高頻分量，但將趨向于向上或向下漂移，以跟蹤輸入數(shù)據(jù)時鐘和APLL所產(chǎn)生時鐘的相對頻率。指針誤差信號可以被視為對兩個時鐘之間的滑移的量度。換句話說，數(shù)字指針信號7(填充水平信號)指示本地和被接收時鐘之間的異步。
彈性緩沖器的大小越大，則可能的最大誤差越大且由此鎖定時間越快。對于低抖動的系統(tǒng)，EB可比所需要的緩沖器的最小深度大，因而確保正確的環(huán)路動態(tài)。
在過載或啟動條件下，丟失數(shù)據(jù)是可接受的，然而指針誤差信號盡可能寬的范圍仍是有利的，以允許整個環(huán)路的線性操作。因此計算誤差信號的計數(shù)器可具有寬的字寬，但是緩沖器可以是被大大降低的深度，僅由指針的幾個LSB所控制。圖9示出其中緩沖器以這種方式受到LSB控制的EB。
數(shù)據(jù)存儲器包括存儲器陣列300以及彈性緩沖器包括適于用來記錄輸入計數(shù)器值的輸入(寫入)計數(shù)器301、適于用來記錄輸出計數(shù)器值的輸出(讀取)計數(shù)器302、以及比較器(德耳塔計算器305)。寫入計數(shù)器響應于第一(即寫入)時鐘輸入的時鐘脈沖，以將輸入計數(shù)器值增加第一增量。輸入計數(shù)器向比較器305提供輸入計數(shù)器信號306，其中輸入計數(shù)器信號指示輸入計數(shù)器值，以及向存儲器陣列提供輸入(寫入)指針303，其中輸入指針取決于輸入計數(shù)器值。在這個實例中，輸入/寫入指針對應于寫入計數(shù)器所存儲字的M個最低有效位，其中M是整數(shù)。寫入指針因此獨立于最高有效位。讀取計數(shù)器302類似地響應于讀取時鐘輸入處的時鐘脈沖，以將輸出計數(shù)器值增加第二增量。輸出計數(shù)器向比較器提供輸出計數(shù)器信號307，其中輸出計數(shù)器信號指示輸出計數(shù)器值，以及向存儲器陣列提供輸出(讀取)指針304。輸出指針對應于讀取計數(shù)器所存儲字的M個最低有效位。根據(jù)輸入和輸出計數(shù)器信號(即根據(jù)計數(shù)器值之間的差)，比較器產(chǎn)生且輸出數(shù)字填充水平信號7(其還可被稱為誤差信號)。彈性緩沖器被設置成這樣，即響應于第一時鐘輸入處的時鐘脈沖，數(shù)據(jù)被鐘控入存儲器陣列內到由輸入指針所確定的位置，以及響應于第二時鐘輸入處的時鐘脈沖，數(shù)據(jù)從輸出指針所確定的位置被鐘控出存儲器陣列。
在穩(wěn)態(tài)下，EB將優(yōu)選地是半滿，以允許相同的動態(tài)余量(headroom)用于增加和減少輸入頻率瞬態(tài)。為了給出接近零的信號以將其作為誤差信號7向前通過到PLL，等于緩沖器半深的數(shù)目可被比較器305減去。
APLL的輸出頻率Fout由下面給出
Fout＝N*FrefFref是晶體的頻率，N是用于PLL反饋路徑中的分頻的值。因此APLL的輸出頻率可通過變化N來加以調節(jié)。經(jīng)常希望使VCO頻率比所需運行得快且將那個時鐘除到所需要的速率，以獲得低的相位噪聲。對于r.f.應用，分頻比經(jīng)常是大的，并且可獲得具有整數(shù)分頻比的適當頻率分辨率。但較為一般地，需要非整數(shù)分頻比以提供適當?shù)念l率分辨率。通過使用分數(shù)-N型技術，PLL的輸出頻率可以被調節(jié)到N得以表示的分辨率。
如上所陳述，EB將總體上僅為幾級長，這樣指針誤差信號P，7，將典型地僅為幾位的分辨率，且將趨向于在幾個相鄰值之間搜索。為了避免在APLL目標頻率中的大跳躍，P應該通過由比例因子β進行縮放而加以衰減，這樣ΔFout＝ΔN*Fref＝β.P.FrefAPLL輸出頻率將對輸入ΔN做出響應的速度受到APLL的帶寬或斜率(slew rate)的限制。然而APLL的環(huán)路帶寬將典型地為數(shù)十kHz，而總環(huán)路帶寬將典型地為僅僅幾Hz，所以因APLL導致的額外極正常地可以被忽略。
彈性緩沖器具有固有的積分特性且具有傳遞函數(shù)TEB=PFRCK-FLCK=1z-1]]>其中FRCK和FLCK分別是被提取時鐘RCK和本地LCK的頻率且z相對于穩(wěn)態(tài)LCK的頻率fLCK0被定義(到第一階)。
因此總開環(huán)傳遞函數(shù)為TOL=βz-1]]>
因此閉環(huán)傳遞函數(shù)為TCL=FLCK0FRCK=βz-1+β]]>它是極處于z＝1-β的單極系統(tǒng)。因此系統(tǒng)具有由β所設置的帶寬。從環(huán)路傳遞函數(shù)的表達式來看，-3dB點可以被示為f-3dB≈FLCK0β2π]]>且鎖定時間可以被示為Tlock≈10πFLCK0β]]>在某些優(yōu)選的實施例中，通過改變進入積分器(即讀取和寫入計數(shù)器)的增量值，可以獲得快鎖定時間。由此這樣的實施例包括增量控制(即調節(jié))電路。從前，如上所述，積分器僅一直增加1。通過增加在積分器每個時鐘循環(huán)增量的數(shù)(增量)，可獲得較快的鎖定時間。當積分器增量是Γ而不是1時，這與將環(huán)路內的增益從β改變到β’具有相同的效果，其中β′＝β×Γ因此，積分器增量從1變化到4將鎖定時間減少到1/4。在優(yōu)選的實施例中，一旦系統(tǒng)已經(jīng)被鎖定，積分器上的增量可被降低到1，以獲得所需要的N的分辨率。實際上希望將Γ從最大值平滑地以斜坡下降到最小值，以獲得平滑的動態(tài)響應。因此，某些優(yōu)選的實施例包括當同步化得到實現(xiàn)時用于設置初始增量量值，以及然后用于降低增量量值的裝置。因此如果積分器以Γ步長增量，則現(xiàn)在鎖定時間和帶寬變?yōu)?
f-3dB≈FLCK0βΓ2π]]>及Tlock≈10πFLCK0βΓ]]>如果β太大，則環(huán)路帶寬將是高的，但是EB指針誤差信號的高頻分量將在高頻下調制N，且導致來自APLL時鐘的顯著高頻輸出抖動。如果β太小，則環(huán)路帶寬將是低的，這樣整個環(huán)路將不足夠快速地對抖動的中等頻率分量做出響應并且EB的緩沖器大小必須被充分擴大以應對隨之發(fā)生的附加相對時鐘滑移。
圖10a示例所述環(huán)的低頻開環(huán)和閉環(huán)頻率傳遞函數(shù)。在某些實施例中，有可能在控制鏈路中包括數(shù)字濾波器以定制環(huán)路的動態(tài)。這可將P的任何高頻分量在施加到APLL之間進行衰減，以避免來自APLL時鐘的任何隨之發(fā)生的高頻輸出抖動，而不衰減較低頻的分量以保留環(huán)路帶寬。
簡單的積分器在低頻下給出較高的環(huán)路增益且允許頻率控制信號ΔN的低頻分量具有比EB指針誤差信號P大的動態(tài)范圍，以當處理大幅值的抖動或在啟動時改善性能。然而，通過使用圖9中的EB這更簡單地得到實現(xiàn)。同樣，簡單積分器的使用將導致環(huán)路中兩個積分，這將是不穩(wěn)定的，因此要求附加的零以確保整個系統(tǒng)的穩(wěn)定性。然后這個數(shù)字濾波器具有傳遞函數(shù)TFTLTER=ΔNP=Kz-Ψz-1]]>其中K和Ψ可以被調節(jié)以最優(yōu)化環(huán)路帶寬。
因此總環(huán)路傳遞函數(shù)由下面給出
Tloop=K(z-Ψ)(z-1)2+K(z-Ψ)]]>零Ψ一般將必須為低于環(huán)路帶寬的倍頻程。圖10b示出所獲得的傳遞函數(shù)。這示出所述零使積分器極對環(huán)路帶寬以上的P頻率分量的作用無效，因此這個數(shù)字濾波器的引入將不導致P的高頻分量的衰減。
由于環(huán)路帶寬將是低的(典型地1Hz)，因此鎖定時間將是基本的(～1s)。有可能減小鎖定時間變化K和Ψ以改變啟動期間的帶寬。通過這種方法帶寬可以在短的時間周期(ms)內從尼奎斯特降低到亞1Hz。
圖10c示例所添加的數(shù)字濾波器是低通濾波器時所獲得的傳遞函數(shù)，其中拐角頻率在環(huán)路帶寬以上以避免影響環(huán)路的穩(wěn)定性。這導致在高于這個拐角頻率且因而高出環(huán)路帶寬很多的頻率處P的較高衰減。這給出高頻抖動從被提取的時鐘RCK到輸出時鐘LCK的較高衰減。然而這并不改善在環(huán)路帶寬左右的頻率處的抖動性能。
對于一些應用，這個低通濾波器和圖9中經(jīng)修改的EB的組合將提供一個好的解決方案。
這個領域中的那些專家以類似的方式，可以容易地得出和分析這些想法的另外組合或其它數(shù)字濾波器傳遞函數(shù)的使用。
與將需要大的芯片外濾波器部件的常規(guī)APLL途徑的模擬濾波器相比較，使用數(shù)字濾波器允許容易且經(jīng)濟地獲得高增益和長時間常數(shù)。這在便攜式系統(tǒng)中尤為重要。在成本敏感的設計中，改善性能和不使用芯片外部件的成本節(jié)約是優(yōu)于傳統(tǒng)途徑的顯著優(yōu)點。
現(xiàn)在參考圖5，這示出實施本發(fā)明的時鐘同步器。該同步器包括被設置用來提供具有基準頻率的基準信號10的基準振蕩器1、被設置用來從基準信號產(chǎn)生本地時鐘信號LCK的合成器電路20、包括適于存儲數(shù)據(jù)的數(shù)據(jù)存儲器300的彈性緩沖器31、以及將彈性緩沖器鏈接到合成器電路的控制鏈路6。合成器電路20包括鎖相環(huán)路電路2，其部件并未在圖5中示出，但是與圖8中所示例的PLL的那些相同。PLL包括受控的振蕩器23，其被設置用來接收振蕩器控制信號并且在受控振蕩器輸出處產(chǎn)生振蕩輸出信號，此振蕩輸出信號具有取決于振蕩器控制信號且其確定本地時鐘信號頻率的頻率。PLL還包括具有被設置用來接收基準信號的第一輸入的相位檢測器21，以及反饋路徑，其從受控振蕩器輸出到相位檢測器且向相位檢測器的第二輸入提供振蕩信號，以便于相位檢測器產(chǎn)生輸出信號，其指示在所述第一輸入處的基準信號與在所述第二輸入處的振蕩信號之間的相位差。PLL還包括振蕩器控制信號產(chǎn)生電路22，其被設置用來接收相位檢測器的輸出信號并且用來根據(jù)相位檢測器輸出信號產(chǎn)生振蕩器控制信號。
彈性緩沖器31具有用于接收數(shù)據(jù)的數(shù)據(jù)輸入301、用于接收被接收時鐘信號RCK的第一時鐘輸入302、用于輸出數(shù)據(jù)的數(shù)據(jù)輸出303、以及被設置用來從合成器電路20接收本地時鐘信號LCK的第二時鐘輸入304。彈性緩沖器31響應于第一時鐘輸入處的被接收時鐘信號，以將提供到數(shù)據(jù)輸入的數(shù)據(jù)鐘控到數(shù)據(jù)存儲器內(以被接收的時鐘速率)，并且響應于第二時鐘輸入處的本地時鐘信號以將數(shù)據(jù)鐘控出數(shù)據(jù)存儲器(以本地時鐘速率)。彈性緩沖器輸出指示存儲于數(shù)據(jù)存儲器中的數(shù)據(jù)量的數(shù)字填充水平信號7，以及控制鏈路7被設置成接收數(shù)字填充水平信號且以根據(jù)數(shù)字填充水平信號向鎖相環(huán)路電路2提供頻率控制信號4控制振蕩輸出信號的頻率。因此，本地時鐘頻率可以被控制以維持在數(shù)據(jù)存儲器中所需求的平均數(shù)據(jù)量，由此使本地時鐘同步于被接收時鐘。
圖6示出類似于圖5的時鐘同步器。在圖6的電路中，EB31起到時鐘比較電路的作用，數(shù)字填充水平信號指示所接收時鐘與本地時鐘之間的異步。填充水平信號由數(shù)字濾波器61加以濾波，來自于此的經(jīng)平滑的輸出向APLL的控制輸入提供精細的數(shù)字控制，以在其反饋路徑中設置分頻比N。在這個實例中合成器電路由APLL組成。
圖7示出適合于用在本發(fā)明實施例中的合成器電路20和基準振蕩器1的部件。APLL VCO 23將典型地在高頻下運行以允許低的相位噪聲。如所示，合成器包括另外的除法器27。為了頻率的最大分辨率，通過使用除法器27，輸出系統(tǒng)時鐘LCK被從VCO輸出作除法。為了縮減硬件，除法器27和反饋除法器26的一些級可被共享。然而，這將等同于僅具有降低頻率的VCO，這是不理想的，因為限制了反饋除法器的分辨率。雖然圖7中的PLL 2被稱為模擬PLL，但它并不結合處于相位和頻率檢測器(PFD)形式的數(shù)字相位檢測器21。這產(chǎn)生數(shù)字輸出。數(shù)字相位檢測器的輸出被用來控制電荷泵(或多個電荷泵)24，其反過來向環(huán)路濾波器25供應電荷(電流)。環(huán)路濾波器積分所供給的電流且向VCO 23提供控制電壓?？刂芕CO的濾波器電壓因此是連續(xù)的(即非數(shù)字的)控制參數(shù)，且正是出于這個原因該電路被稱為APLL。
圖8示出實施本發(fā)明的數(shù)據(jù)和時鐘恢復電路。電路采用數(shù)據(jù)和時鐘提取電路8，其接收原始數(shù)據(jù)流81、提取抖動的時鐘信號、且使用抖動時鐘來產(chǎn)生和輸出被重新定時的數(shù)據(jù)流82。彈性緩沖器產(chǎn)生指示被提取時鐘和本地時鐘之間累積滑移的數(shù)字填充水平信號7，且將其輸出到控制鏈路6?？刂奇溌房扇芜x地包括數(shù)字濾波器61，其對變化的填充水平信號進行濾波且輸出表示反饋分頻比中所需變化(德耳塔N)的被平滑信號，以對抗時鐘異步。利用加法器41，來自濾波器61的輸出被加到額定分比，并且加法器輸出(兩個數(shù)字信號的和)然后被輸入到西格馬德耳塔調制器(SDM)42以使用噪聲成形來控制APLL除法器26并且獲得具有低APLL輸出抖動的分數(shù)頻率倍增(fractional frequencymultiplication)。低抖動LCK被用來進一步將數(shù)據(jù)重新定時出EB。
將要理解，實施本發(fā)明的方法和電路提供如此優(yōu)點，即它們允許進入的時鐘上的大量抖動，并且仍然可以產(chǎn)生適合與轉換器(即例如音頻系統(tǒng)中的DAC)一起使用的穩(wěn)定時鐘。
環(huán)路帶寬由數(shù)字縮放因子貝它(β)加以限定，可能結合任選的數(shù)字濾波器61的特性。與使用芯片外濾波器相比，這允許低得多的帶寬。芯片上硅實施是小且有效的。
本地時鐘的譜純度對于其中抖動可限制性能的應用(ADC，DAC等)非常重要。實施本發(fā)明的方法和設備允許高譜純度的從本地產(chǎn)生的時鐘與本地時鐘同步并且這可以被用來運行轉換器。
還將顯而易見地是本發(fā)明的特定實施例提供用于從遠程源接收抖動數(shù)據(jù)且從這個數(shù)據(jù)產(chǎn)生本地時鐘的方法和電路。從本地產(chǎn)生的時鐘被與遠程數(shù)據(jù)同步化且可以將在這個遠程數(shù)據(jù)上的抖動衰減到低的抖動頻率(亞1Hz)。這對于許多應用如數(shù)字音頻接收器是關鍵的。所述電路可包含用于產(chǎn)生中間時鐘(我們將其稱為被接收時鐘，即被提供到彈性緩沖器以將數(shù)據(jù)鐘控進入的時鐘信號)的數(shù)字鎖相環(huán)路(DPLL)、用于被恢復的進入數(shù)據(jù)的彈性緩沖器、以及模擬鎖相環(huán)路，其反饋分頻比由來自彈性緩沖器的經(jīng)數(shù)字濾波的指針誤差信號進行調制，以產(chǎn)生低抖動的時鐘及對應地被重新定時的等時數(shù)據(jù)流。
技術人員將理解，各種實施例和針對它們所描述的特定特征可以被自由地與總體上與上述所講相一致的其它實施例或其被具體描述的特征組合。技術人員還將意識到可以在所附權利要求的范圍內對所說明的特定實例進行各種變化和修改。
權利要求
1.一種用于產(chǎn)生與被接收時鐘信號同步的本地時鐘信號的時鐘同步器，包括基準振蕩器，其被設置用來提供具有基準頻率的基準信號；合成器電路，其被設置用來從基準信號產(chǎn)生本地時鐘信號；彈性緩沖器，其包括適于存儲數(shù)據(jù)的數(shù)據(jù)存儲器；以及控制鏈路，將彈性緩沖器鏈接到合成器電路，其中所述合成器電路包括鎖相環(huán)路電路，所述鎖相環(huán)路電路包括受控振蕩器，其被設置用來接收振蕩器控制信號并且用來在受控振蕩器輸出處產(chǎn)生振蕩輸出信號，所述振蕩輸出信號具有取決于振蕩器控制信號的頻率，并且其確定本地時鐘信號頻率，相位檢測器，其具有被設置用來接收基準信號的第一輸入，反饋路徑，從受控振蕩器輸出到相位檢測器且向相位檢測器的第二輸入提供振蕩信號，所述相位檢測器產(chǎn)生一輸出信號，所述輸出信號指示在所述第一輸入處的基準信號與在所述第二輸入處的振蕩信號之間的相位差，以及振蕩器控制信號產(chǎn)生電路，其被設置用來接收相位檢測器的輸出信號，以及用來根據(jù)相位檢測器輸出信號產(chǎn)生所述振蕩器控制信號，以及其中彈性緩沖器具有用于接收數(shù)據(jù)的數(shù)據(jù)輸入，用于接收被接收的時鐘信號的第一時鐘輸入，用于輸出數(shù)據(jù)的數(shù)據(jù)輸出，以及被設置用來從合成器電路接收本地時鐘信號的第二時鐘輸入，彈性緩沖器，其響應于在第一時鐘輸入處的被接收時鐘信號，用以將提供給數(shù)據(jù)輸入的數(shù)據(jù)鐘控到數(shù)據(jù)存儲器內，以及響應于在第二時鐘輸入處的本地時鐘信號，用以將數(shù)據(jù)鐘控出數(shù)據(jù)存儲器，彈性緩沖器進一步適于輸出指示存儲于數(shù)據(jù)存儲器內數(shù)據(jù)量的數(shù)字填充水平信號，以及控制鏈路，其被設置成用來接收數(shù)字填充水平信號且根據(jù)數(shù)字填充水平信號向鎖相環(huán)路電路提供頻率控制信號以控制振蕩輸出信號的頻率，以便于控制本地時鐘頻率以維持數(shù)據(jù)存儲器中所需的數(shù)據(jù)平均量；以及其中鎖相環(huán)路電路包括被設置在所述反饋路徑中的可控除法器，所述除法器被設置用來接收頻率控制信號且由頻率控制信號所控制以沿著所述路徑設置分頻值N，以確定本地時鐘頻率與基準頻率的比率。
2.根據(jù)權利要求1所述的時鐘同步器，其中所述控制鏈路包括數(shù)字濾波器，所述數(shù)字濾波器被設置用來對數(shù)字填充水平信號進行濾波以及產(chǎn)生經(jīng)濾波的輸出信號。
3.根據(jù)權利要求2所述的時鐘同步器，其中所述頻率控制信號是經(jīng)濾波的輸出信號。
4.根據(jù)權利要求2所述的時鐘同步器，其中所述頻率控制信號源自經(jīng)濾波的輸出信號。
5.根據(jù)權利要求1所述的時鐘同步器，其中所述基準振蕩器包括晶體振蕩器。
6.根據(jù)權利要求1所述的時鐘同步器，其中所述受控振蕩器是壓控振蕩器。
7.根據(jù)權利要求1所述的時鐘同步器，其中所述相位檢測器是數(shù)字相位檢測器，其被設置用來提供取決于在其第一和第二輸入處的信號之間的相位差的數(shù)字相位信號。
8.根據(jù)權利要求7所述的時鐘同步器，其中所述相位檢測器是相位和頻率檢測器。
9.根據(jù)權利要求7或權利要求8所述的時鐘同步器，其中受控振蕩器是壓控振蕩器，以及振蕩器控制信號產(chǎn)生電路包括濾波器和電荷泵，所述電荷泵由數(shù)字相位信號加以控制以向濾波器供應電流，所述濾波器被設置用來積分所供應的電流以將控制電壓作為振蕩器控制信號提供到壓控振蕩器。
10.根據(jù)權利要求1所述的時鐘同步器，其中所述除法器是數(shù)字控制的除法器，以及所述頻率控制信號是數(shù)字控制信號。
11.根據(jù)權利要求1所述的時鐘同步器，其中所述鎖相環(huán)路電路是分數(shù)-N型鎖相環(huán)路電路，所述除法器可控制以獲得N的非整數(shù)平均值。
12.根據(jù)權利要求1所述的時鐘同步器，其中所述除法器被設置用來對來自受控振蕩器的振蕩輸出信號作除法，并且用來將所除的信號提供到相位檢測器的第二輸入。
13.根據(jù)權利要求1所述的時鐘同步器，其中所述合成器電路包括至少一個另外的除法器，其被設置用來對來自受控振蕩器的振蕩信號作除法，以產(chǎn)生本地時鐘信號。
14.根據(jù)權利要求1所述的時鐘同步器，其中所述本地時鐘信號是來自受控振蕩器的振蕩輸出信號。
15.根據(jù)權利要求1所述的時鐘同步器，其中所述數(shù)據(jù)存儲器包括存儲器陣列以及彈性緩沖器包括適于用來記錄輸入計數(shù)器值的輸入計數(shù)器、適于用來記錄輸出計數(shù)器值的輸出計數(shù)器、以及比較器，所述彈性緩沖器響應于在第一時鐘輸入處的時鐘脈沖以將輸入計數(shù)器增加第一增量，以及輸入計數(shù)器被設置成向比較器提供輸入計數(shù)器信號，輸入計數(shù)器信號指示輸入計數(shù)器值，以及用來向存儲器陣列提供輸入指針，輸入指針取決于輸入計數(shù)器值，所述彈性緩沖器響應于在第二時鐘輸入處的時鐘脈沖以將輸出計數(shù)器值增加第二增量，以及輸出計數(shù)器被設置成向比較器提供輸出計數(shù)器信號，所述輸出計數(shù)器信號指示輸出計數(shù)器值，以及用來向存儲器陣列提供輸出指針，所述輸出指針取決于輸出計數(shù)器值，比較器被設置成根據(jù)輸入和輸出計數(shù)器信號產(chǎn)生且輸出所述數(shù)字填充水平信號，以及所述設置是如此這般，即響應于在第一時鐘輸入處的時鐘脈沖，數(shù)據(jù)被鐘控到存儲器陣列內由輸入指針所確定的位置，以及響應于在第二時鐘輸入處的時鐘脈沖，數(shù)據(jù)從輸出指針所確定的位置被鐘控出存儲器陣列。
16.根據(jù)權利要求15所述的時鐘同步器，其中所述第一增量和第二增量具有相等的量值。
17.根據(jù)權利要求15或權利要求16所述的時鐘同步器，進一步包括被設置用來控制第一增量量值的增量控制電路。
18.根據(jù)權利要求15或權利要求16所述的時鐘同步器，進一步包括被設置用來控制第一增量和第二增量量值的增量控制電路。
19.根據(jù)權利要求15或權利要求16所述的時鐘同步器，進一步包括增量控制電路，所述增量控制電路被設置用來控制第一增量和第二增量的量值，以便于第一和第二增量具有共同的量值，以及被進一步設置成當本地時鐘信號達到與被接收時鐘信號同步時，將所述共同量值從第一值減少到第二值。
20.根據(jù)權利要求15所述的時鐘同步器，其中所述存儲器陣列具有由時鐘脈沖的第一數(shù)所限定的深度，所述輸入計數(shù)器適于存儲最大輸入計數(shù)器值，所述輸出計數(shù)器適于存儲最大的輸出計數(shù)器值，所述最大輸入和輸出計數(shù)器值的每個均大于所述第一數(shù)。
21.根據(jù)權利要求20所述的時鐘同步器，其中最大輸入和輸出計數(shù)器值的每個均大于所述第一數(shù)至少一個數(shù)量級。
22.根據(jù)權利要求15所述的時鐘同步器，其中所述輸入計數(shù)器值被輸入計數(shù)器記錄為包括多個數(shù)位的字，以及輸入指針被如此設置，以便于獨立于所述多個數(shù)位的至少最高有效數(shù)位。
23.根據(jù)權利要求22所述的時鐘同步器，其中所述輸入指針由所述字的多個最低有效數(shù)位加以提供。
24.根據(jù)權利要求15所述的時鐘同步器，其中所述輸出計數(shù)器值被輸出計數(shù)器記錄為包括第二多個數(shù)位的第二字，以及所述輸出指針被如此設置，以便于獨立于所述第二多個數(shù)位的至少最高有效數(shù)位。
25.根據(jù)權利要求24所述的時鐘同步器，其中所述輸出指針由所述第二字的多個最低有效數(shù)位加以提供。
26.根據(jù)權利要求15所述的時鐘同步器，其中所述比較器適于通過比較輸入和輸出計數(shù)器信號來產(chǎn)生指示計數(shù)器值之差的數(shù)，并且從所述指示數(shù)中減去預定數(shù)，以產(chǎn)生所述填充水平信號。
27.根據(jù)權利要求26所述的時鐘同步器，其中所述預定數(shù)至少大約對應于存儲器陣列深度的一半。
28.根據(jù)權利要求1或權利要求15所述的時鐘同步器，其中所述控制鏈路進一步包括德耳塔西格馬調制器。
29.一種用于從包含數(shù)據(jù)和被嵌入時鐘信息的數(shù)據(jù)流中恢復時鐘信號和數(shù)據(jù)的時鐘和數(shù)據(jù)恢復電路，所述電路包括數(shù)據(jù)和時鐘提取電路，其具有用來接收包含數(shù)據(jù)和被嵌入時鐘信息的數(shù)據(jù)流的輸入；提取電路被設置成根據(jù)被嵌入的時鐘信息產(chǎn)生且輸出被提取的時鐘信號，以及根據(jù)所包含的數(shù)據(jù)產(chǎn)生且輸出被提取的數(shù)據(jù)信號；以及根據(jù)任何一項前述權利要求的時鐘同步器，其中被提取的時鐘信號作為被接收的時鐘信號被提供到第一時鐘輸入以及被提取的數(shù)據(jù)信號被提供到數(shù)據(jù)輸入。
30.根據(jù)權利要求29所述的時鐘和數(shù)據(jù)恢復電路，其中所述數(shù)據(jù)和時鐘提取電路包括數(shù)字鎖相環(huán)路電路，所述數(shù)字鎖相環(huán)路電路被設置用來接收另一時鐘信號和數(shù)據(jù)流，以及用來利用系統(tǒng)時鐘提取和輸出所述被提取的時鐘信號。
31.根據(jù)權利要求30所述的時鐘和數(shù)據(jù)恢復電路，并且其包括被設置用來向數(shù)字鎖相環(huán)路提供另一時鐘信號的基準振蕩器。
32.根據(jù)權利要求29所述的時鐘和數(shù)據(jù)恢復電路，其中所述數(shù)據(jù)和時鐘提取電路包括數(shù)字鎖相環(huán)路電路，所述數(shù)字鎖相環(huán)路電路包括數(shù)控振蕩器，設置用來在輸出處產(chǎn)生振蕩信號；相位檢測器，其具有被設置用來接收數(shù)據(jù)流的第一輸入及被設置用來從所述數(shù)控振蕩器的輸出經(jīng)由反饋路徑接收振蕩信號的第二輸入，以及其被設置成輸出指示被提供到其第一和第二輸入的信號之間相位差的相位誤差信號；以及濾波器，其被設置成對相位誤差信號進行濾波且提供輸出信號來控制數(shù)控振蕩器，以確定在數(shù)控振蕩器輸出處的振蕩信號的頻率。
33.根據(jù)權利要求32所述的時鐘和數(shù)據(jù)恢復電路，其中所述被接收的時鐘信號是來自所述數(shù)控振蕩器的輸出的振蕩信號。
34.根據(jù)權利要求32所述的時鐘和數(shù)據(jù)恢復電路，其中所述被接收的時鐘信號來源自數(shù)控振蕩器輸出處的振蕩信號。
35.一種用于產(chǎn)生與被接收時鐘信號同步的本地時鐘信號的時鐘同步器，包括基準振蕩器，其被設置用來提供具有基準頻率的基準信號；合成器電路，其被設置用來合成來自基準信號的本地時鐘信號，所述合成器電路包括鎖相環(huán)路電路，所述鎖相環(huán)路電路包括具有被設置用來接收基準信號的第一輸入的相位檢測器、以及被設置在從受控振蕩器到相位檢測器的第二輸入的反饋路徑中的可控除法器，所述除法器是可控制的以沿著所述路徑設置分頻值N，以確定本地時鐘頻率與基準頻率的比率；時鐘比較電路，其被設置用來接收本地時鐘信號和被接收的時鐘信號，以及其適于產(chǎn)生指示本地和遠程時鐘信號之間異步的第一數(shù)字信號；以及將時鐘比較電路鏈接到除法器的控制鏈路，所述控制鏈路被設置成接收第一數(shù)字信號且向除法器提供控制信號以根據(jù)第一數(shù)字信號調節(jié)分頻值N從而改變本地時鐘頻率并降低異步，其中時鐘比較電路包括彈性緩沖器，所述彈性緩沖器包括適于存儲數(shù)據(jù)的數(shù)據(jù)存儲器，以及所述彈性緩沖器具有用于接收數(shù)據(jù)的數(shù)據(jù)輸入；用于接收被接收的時鐘信號的第一時鐘輸入；用于輸出數(shù)據(jù)的數(shù)據(jù)輸出；以及被設置用來從合成器電路接收本地時鐘信號的第二時鐘輸入，彈性緩沖器響應于在第一時鐘輸入處的所接收的時鐘信號，用以將提供給數(shù)據(jù)輸入的數(shù)據(jù)鐘控到數(shù)據(jù)存儲器內，響應于在第二時鐘輸入處的本地時鐘信號，用以將數(shù)據(jù)鐘控出數(shù)據(jù)存儲器。彈性緩沖器適于輸出所述第一數(shù)字信號，所述第一數(shù)字信號為指示存儲于數(shù)據(jù)存儲器中的數(shù)據(jù)量的數(shù)字填充水平信號，以及控制鏈路被設置成控制本地時鐘頻率以在數(shù)據(jù)存儲器中維持所需求的數(shù)據(jù)平均量。
36.根據(jù)權利要求35的時鐘同步器，其中所述數(shù)據(jù)存儲器包括存儲器陣列以及彈性緩沖器包括適于記錄輸入計數(shù)器值的輸入計數(shù)器、適于記錄輸出計數(shù)器值的輸出計數(shù)器、以及比較器，所述彈性緩沖器響應于在第一時鐘輸入處的時鐘脈沖以將輸入計數(shù)器增加第一增量，以及輸入計數(shù)器被設置成向比較器提供輸入計數(shù)器信號，輸入計數(shù)器信號指示輸入計數(shù)器值，以及向存儲器陣列提供輸入指針，輸入指針取決于輸入計數(shù)器值，所述彈性緩沖器響應于在第二時鐘輸入處的時鐘脈沖以將輸出計數(shù)器值增加第二增量，以及輸出計數(shù)器被設置成向比較器提供輸出計數(shù)器信號，所述輸出計數(shù)器信號指示輸出計數(shù)器值，以及向存儲器陣列提供輸出指針，所述輸出指針取決于輸出計數(shù)器值，比較器被設置成根據(jù)輸入和輸出計數(shù)器信號產(chǎn)生且輸出所述數(shù)字填充水平信號，以及所述設置是如此這般，即響應于在第一時鐘輸入處的時鐘脈沖，數(shù)據(jù)被鐘控到存儲器陣列內由輸入指針所確定的位置，以及響應于在第二時鐘輸入處的時鐘脈沖，數(shù)據(jù)從輸出指針所確定的位置被鐘控出存儲器陣列。
37.根據(jù)權利要求35或36的時鐘同步器，其中所述控制鏈路進一步包括德耳塔西格馬調制器。
38.一種產(chǎn)生與被接收時鐘信號同步的本地時鐘信號的方法，包括下述步驟產(chǎn)生具有基準頻率的基準信號利用鎖相環(huán)路電路對來自基準信號的本地時鐘信號進行合成；向包括適于存儲數(shù)據(jù)的數(shù)據(jù)存儲器的彈性緩沖器的第一時鐘輸入提供被接收的時鐘信號；向彈性緩沖器的數(shù)據(jù)輸入提供數(shù)據(jù)；向彈性緩沖器的第二時鐘輸入提供本地時鐘信號，所述彈性緩沖器具有用于輸出數(shù)據(jù)的數(shù)據(jù)輸出，且其響應于在第一時鐘輸入處的所接收的時鐘信號，用以將提供給數(shù)據(jù)輸入的數(shù)據(jù)鐘控到數(shù)據(jù)存儲器內，且響應于在第二時鐘輸入處的本地時鐘信號，用以將數(shù)據(jù)鐘控出數(shù)據(jù)存儲器；從彈性緩沖器產(chǎn)生且輸出指示存儲于數(shù)據(jù)存儲器中數(shù)據(jù)量的數(shù)字填充水平信號；以及通過沿著鎖相環(huán)路的反饋路徑設置分頻值N，以為了確定本地時鐘頻率與基準頻率的比率，利用數(shù)字填充水平信號來控制鎖相環(huán)路電路，以控制本地時鐘頻率用以維持數(shù)據(jù)存儲器中所需要的平均數(shù)據(jù)量。
39.根據(jù)權利要求38所述的方法，進一步包括下述步驟即利用數(shù)字濾波器對數(shù)字填充水平信號進行濾波以及使用經(jīng)濾波的數(shù)字填充水平信號來控制鎖相環(huán)路電路。
40.根據(jù)權利要求38或權利要求39所述的方法，其中所述鎖相環(huán)路電路包括可控除法器，所述可控除法器被設置在從受控振蕩器到相位檢測器的反饋路徑中且是可控制的，以沿著所述路徑設置分頻值N來確定本地時鐘頻率與基準頻率的比率。
41.根據(jù)權利要求38所述的方法，其中所述數(shù)據(jù)存儲器包括存儲器陣列以及彈性緩沖器包括適于記錄輸入計數(shù)器值的輸入計數(shù)器、適于記錄輸出計數(shù)器值的輸出計數(shù)器、以及比較器，所述方法進一步包括下述步驟，即通過將輸入計數(shù)器值增加第一增量，對第一時鐘輸入處的時鐘脈沖做出響應；從輸入計數(shù)器向比較器提供輸入計數(shù)器信號，所述輸入計數(shù)器信號指示輸入計數(shù)器值；向存儲器陣列提供輸入指針，所述輸入指針取決于輸入計數(shù)器值，通過將輸出計數(shù)器值增加第二增量，對第二時鐘輸入處的時鐘脈沖做出響應；從輸出計數(shù)器向比較器提供輸出計數(shù)器信號，所述輸出計數(shù)器信號指示輸出計數(shù)器值；向存儲器陣列提供輸出指針，所述輸出指針取決于輸出計數(shù)器值，根據(jù)輸入和輸出計數(shù)器信號，利用比較器產(chǎn)生且輸出所述數(shù)字填充水平信號，通過將數(shù)據(jù)鐘控到存儲器陣列內由輸入指針所確定的位置，對第一時鐘輸入處的時鐘脈沖做出響應，以及通過將數(shù)據(jù)從輸出指針所確定的位置鐘控出存儲器陣列，對第二時鐘輸入處的時鐘脈沖做出響應。
42.根據(jù)權利要求41所述的方法，進一步包括下述步驟，即控制至少第一和第二增量之一的量值。
43.根據(jù)權利要求42所述的方法，包括步驟當本地時鐘信號達到與被接收的時鐘信號同步時，調節(jié)第一和第二增量的量值。
44.根據(jù)權利要求42或權利要求43所述的方法，包括下述步驟，即控制第一和第二增量，以便于它們具有共同的量值；以及當本地時鐘信號達到與被接收的時鐘信號同步時，將所述共同的量值從第一值降低到第二值。
45.根據(jù)權利要求41所述的方法，包括下述步驟，即將所述輸入計數(shù)值記錄為包括多個數(shù)位的字；以及僅使用所述字的最低有效部分作為輸入指針。
46.根據(jù)權利要求41所述的方法，包括下述步驟，即將所述輸出計數(shù)值記錄為包括第二多個數(shù)位的第二字；以及僅使用所述第二字的最低有效部分作為輸出指針。
47.根據(jù)權利要求41所述的方法，其中使用比較器來產(chǎn)生所述填充水平的步驟包括比較輸入和輸出計數(shù)器信號以產(chǎn)生指示計數(shù)器值之差的數(shù)；以及從所述指示數(shù)當中減去預定數(shù)。
48.根據(jù)權利要求38或權利要求41所述的方法進一步包括對數(shù)字填充水平信號進行德耳塔西格馬調制。
全文摘要
時鐘同步器、及結合時鐘同步器的時鐘和數(shù)據(jù)恢復裝置連同對應的時鐘同步方法被加以說明。時鐘同步器結合彈性緩沖器。被接收的時鐘信號被用來將數(shù)據(jù)鐘控到緩沖器內，以及從本地所產(chǎn)生的時鐘被用來將數(shù)據(jù)鐘控出緩沖器。通過使用PLL本地時鐘被合成，并且來自彈性緩沖器的填充水平信號被用來控制到本地時鐘頻率以維持緩沖器內所需要的平均數(shù)據(jù)量，由此獲得所接收的時鐘與本地時鐘的同步。在優(yōu)選的實施例中填充水平信號被用來控制PLL反饋路徑中的可變除法器，所述PLL被供應有高穩(wěn)定性的基準信號。因此產(chǎn)生同步的且低抖動的本地時鐘。優(yōu)選地，彈性緩沖器采用相對寬的字寬的計數(shù)器、以及得到被降低得多的深度的存儲器陣列、由字的僅幾個最低有效位所提供的讀取和寫入指針。
文檔編號G06F5/06GK1684405SQ20051005998
公開日2005年10月19日 申請日期2005年4月4日 優(yōu)先權日2004年4月6日
發(fā)明者保羅·萊索 申請人:沃福森微電子股份有限公司