專利名稱：分離飽和加減功能以改善處理器管線的關鍵執(zhí)行階段時程的制作方法
技術領域：
本發(fā)明涉及一種處理器，尤其是一種自處理器的關鍵執(zhí)行單元中分離飽和加減運算功能以改善時程的管線架構處理器。
背景技術：
現今集成電路的制程科技正不斷演進，與集成電路整合的半導體裝置的體積亦顯著地縮小，導致實作出的電路愈加密集，由于整合半導體裝置之間的時脈傳播延遲(propagationdelay)越來越小，故可容許集成電路以越來越高的時脈執(zhí)行。
因為裝置日益變小以及時脈不斷增高，電路的架構愈發(fā)地對電路性能，亦即執(zhí)行速度具有更大的影響力。位于一電子裝置內用于執(zhí)行指令的一處理器的執(zhí)行速度即可決定此電子裝置的執(zhí)行速度。具有管線作業(yè)能力的處理器可同時于此處理器內不同區(qū)塊或管線階段中執(zhí)行多個指令。管線結構內的每一步驟(step)完成一個指令的一部份，如同工廠內的生產線，不同步驟平行地完成不同指令的不同部分。上述每一個步驟被稱為一個管線階段(stage)或區(qū)段(segment)。這些階段是一一相連以形成一條管線，亦即指令自此管線的一端進入，于各個階段中持續(xù)進行處理，最后于另一端離開。應注意于一具有管線結構的處理器中，一個階段是等同于一個單元(unit)，例如一執(zhí)行階段可等效于一個執(zhí)行單元?！半A段”一詞是用于表稱管線中的一個步驟，而“單元”一詞則代表此階段內所包含的硬件結構。
同步處理器的運作是根據時脈周期進行。一般而言，一個指令可于每一個時脈中，自處理器管線的一個階段移動至下一個階段。于所有階段中處理指令費時最久的階段即所謂的關鍵時程(critical timing)，通常需盡量減少上述的關鍵時程以增加處理器的執(zhí)行速度。執(zhí)行階段的處理過程通常會較其它階段費時較長，故亟須尋求改進其執(zhí)行時程的各式改良方法。執(zhí)行階段中具有算術邏輯運算單元以形成一處理器的計算核心，進行如整數加法、減法、邏輯AND運算與邏輯OR運算等等的基本算術或邏輯運算的功能。須費時最久的關鍵算術邏輯運算的其中一種為飽和(saturated)加減運算。當飽和情況發(fā)生時，其結果值將會強制設定為最大或最小值，如各位全為1或全為0。由于需要額外邏輯電路進行上述的飽和加減運算，故此種運算是算術邏輯運算單元中最慢的功能的一。據此，需改進飽和加減運算所需時程的計算器架構，才能縮短執(zhí)行階段的時程，進而提升處理器的執(zhí)行速度。

發(fā)明內容
鑒于上述的發(fā)明背景中，為了符合產業(yè)上利益的需求，本發(fā)明提供一種處理器可用以解決上述傳統(tǒng)的處理器未能達成的目標。
本發(fā)明主要是提供改善處理器的執(zhí)行單元時程的方法與裝置。于一實施例中，本發(fā)明是在管線架構處理器中提供一裝置以改善此處理器的執(zhí)行階段的時程。此裝置包含一具有算術邏輯運算單元與第一多工器的執(zhí)行單元、一多重階段時程飽和加減器與一第二多工器。此算術邏輯運算單元是用于自執(zhí)行階段的前一階段接收傳統(tǒng)加減指令與運算元。一傳統(tǒng)加減器是為算術邏輯運算單元的一部份，其可于一管線階段時程內執(zhí)行完加減法。上述的第一多工器是用于接收該算術邏輯運算單元的輸出并且產生一資料路徑。多重階段時程飽和加減器是自該處理器的執(zhí)行階段的前一階段接收飽和加減指令與運算元，并且于多重管線階段時程內執(zhí)行飽和加減運算以產生一飽合運算結果。第二多工器是用于接收該資料路徑與該飽合運算結果以輸出至該執(zhí)行階段的次一階段。
本發(fā)明的另一目的是在管線架構處理器中提供一裝置以改善此處理器的執(zhí)行階段的時程。此裝置包含一譯碼單元、一多重階段時程飽和加減器與一多工器。此譯碼單元是用于自一傳統(tǒng)譯碼完成指令中分離出飽和加減指令。上述的多重階段時程飽和加減器是用于自該譯碼單元接收飽和加減指令與運算元，并且于多重管線階段時程內執(zhí)行飽和加減運算。再者，此多工器是用于接收飽和加減運算的執(zhí)行結果并且輸出至執(zhí)行階段的次一階段。
本發(fā)明的另一目的在于提供一種改善處理器時程的方法。此方法包含判斷是否接收一飽和加減指令，當接收到該飽和加減指令時，于多重管線階段時程內執(zhí)行飽和加減運算以產生一飽和運算結果，以及當接收到非飽和加減指令時，于一管線階段的時程內執(zhí)行非飽和加減運算以產生一傳統(tǒng)資料路徑。
本發(fā)明的另一目的在于提供另一種改善處理器時程的方法。此方法包含接收指令與運算元、對已接收指令進行譯碼以產生一譯碼完成指令、判斷該譯碼完成指令是否為一飽和加減指令、當接收到該飽和加減指令時，于多重管線階段時程內執(zhí)行飽和加減運算以產生一飽和運算結果；而在當接收到非飽和加減指令時，于一管線階段時程內執(zhí)行非飽和加減運算以產生一傳統(tǒng)資料路徑。
本發(fā)明在此所探討的方向為一種處理器。為了能徹底地了解本發(fā)明，將在下列的描述中提出詳盡的步驟及其組成。顯然地，本發(fā)明的施行并未限定于處理器的技術者所熟習的特殊細節(jié)。另一方面，眾所周知的組成或步驟并未描述于細節(jié)中，以避免造成本發(fā)明不必要的限制。本發(fā)明的較佳實施例會詳細描述如下，然而除了這些詳細描述的外，本發(fā)明還可以廣泛地施行在其它的實施例中，且本發(fā)明的范圍不受限定，其以的后的專利范圍為準。


為進一步說明本發(fā)明的技術內容，以下結合實施例及附圖詳細說明如后，其中圖1是傳統(tǒng)上具有五個管線階段的一處理器的一方塊示意圖；圖2是為已知技術中具有管線架構的一處理器的一譯碼單元的一方塊示意圖；圖3是為已知技術中具有管線架構的一處理器的一執(zhí)行單元的一方塊示意圖；圖4是為根據本發(fā)明的一譯碼單元的一方塊示意圖；圖5是為根據本發(fā)明一管線處理器中，具有分離飽和加減功能的一執(zhí)行單元的一方塊示意圖；圖6是為已知一管線架構處理器中執(zhí)行傳統(tǒng)算術邏輯運算、飽和加減運算與執(zhí)行單元的一時程示意圖；圖7是為根據本發(fā)明的一管線架構處理器中執(zhí)行傳統(tǒng)算術邏輯運算、飽和加減運算與執(zhí)行單元的一時程示意圖；圖8A是為本發(fā)明已自執(zhí)行單元分離飽和加減法功能的一管線架構處理器的一操作流程示意圖；圖8B是為本發(fā)明已自執(zhí)行單元分離飽和加減法功能的一管線架構處理器的一操作流程示意圖；圖9A是為本發(fā)明已自執(zhí)行單元分離飽和加減法功能的一管線架構處理器的一操作流程示意圖；以及圖9B是為本發(fā)明已自執(zhí)行單元分離飽和加減法功能的一管線架構處理器的一操作流程示意圖。
具體實施例方式
參考圖1所示，其是為一具有五個管線階段的處理器的方塊示意圖。本發(fā)明的教示與說明亦可適用于具有不同階段數目與/或不同型態(tài)的其它管線作業(yè)架構。于圖1所示的架構中，具有一指令提取單元110、一譯碼單元120、一執(zhí)行單元130、一內存存取單元140與一暫存器寫回單元150。除于本說明特別描述之處外，上述單元或邏輯電路區(qū)塊的運作方式皆是傳統(tǒng)，已為熟悉此項技術者所已知，故于此不多加詳述。
如已知的技術，此指令提取單元110是依據一暫存器檔案160中一程序計數器的值或內容依序提取指令執(zhí)行，或根據例外向量、分支指令與返回指令以提取內存中的指令。此指令提取單元110亦用于判定所有例外向量與分支連結指令的返回地址，并且將此返回地址寫入或儲存于上述暫存器檔案160的一適當暫存器。
上述的譯碼單元120是針對來自于指令提取單元110所傳來的指令進行譯碼，并且產生足夠的控制信號供給執(zhí)行單元130以便執(zhí)行此一指令。譯碼單元120的架構是隨著處理器的設計而改變，但熟悉此項技術者已熟知典型譯碼單元的一般運作及組織。其次，執(zhí)行單元130的架構亦隨著處理器的設計而有所不同。一般而言，執(zhí)行單元130包含用于執(zhí)行指令的邏輯電路，其指令的執(zhí)行是根據上述譯碼單元120的控制信號。內存存取單元140是與外界數據存儲器介接，以根據執(zhí)行單元130所執(zhí)行指令的要求來存取資料。當然，并非所有的指令皆需要存取內存；但對于那些需要存取內存的指令而言，內存存取單元140是用來對外部內存進行存取動作。
最后，上述的暫存器寫回單元150負責儲存或寫入指令執(zhí)行后的結果至暫存器檔案160中的適當暫存器內。
由于此管線處理器的五個階段是平行運作，減少最關鍵階段的時程可有效地增進此處理器的速度。一般而言，執(zhí)行單元130要比管線中的其它四個階段花費更長時間。于執(zhí)行單元130中，具有算術邏輯運算單元以執(zhí)行如加乘法的類的所有數值計算與比較運算。算術邏輯運算中須耗時較長的一種運算是飽和(saturated)加減運算。此種飽和加減運算是當一傳統(tǒng)加/減法器執(zhí)行加減法的結果超出此傳統(tǒng)加/減法器所能應付的位元數時所產生的運算。通常僅會對資料進行飽和加減運算，而不會針對地址進行此種運算，因為獲取地址的需求會更加緊急。當飽和情況發(fā)生時，結果值會強制設定為最大值或最小值，亦即全部位值都為1或0的情況。由于需要額外的邏輯電路以執(zhí)行飽和加減運算，故飽和加減運算是算術邏輯運算單元中最慢的功能之一?？紤]到飽和加減運算所具有的復雜度與耗時的特性，若將此項功能移出執(zhí)行單元130意味著可減少執(zhí)行單元130所需時程。由于執(zhí)行階段，即執(zhí)行單元130，為管線作業(yè)架構中最關鍵的階段，故減少執(zhí)行單元130所需時程即可改善具有管線架構的處理器的執(zhí)行速度。
請參考圖2所示，其是為已知技術中具有管線架構的一處理器的一譯碼單元210的一方塊示意圖。此譯碼單元120自其前一階段，即自指令提取單元110接收指令后并且進行譯碼。此譯碼單元210據以產生足夠的控制信號供給執(zhí)行單元130以進行被譯碼指令的執(zhí)行。上述譯碼單元210的接收方塊211接收指令與運算元，所接收的指令于譯碼功能方塊212中進行譯碼，已完成譯碼的指令與運算元由傳送功能方塊213轉送出譯碼單元210并且送抵譯碼單元210的次一階段，即執(zhí)行階段130，以便執(zhí)行。
請參考圖3所示，其是為已知技術中具有管線架構的一處理器的一執(zhí)行單元310的一方塊示意圖。如同圖1所示，此執(zhí)行單元310是為此具有管線架構處理器的譯碼單元120與內存存取單元140間的一管線階段。上述的譯碼單元120產生足夠的控制信號供給執(zhí)行單元310以便執(zhí)行此一指令。于圖3所示的前一階段通常是指涉五個管線階段的譯碼單元，此譯碼單元提供已完成譯碼的指令與運算元至此執(zhí)行單元310中的算術邏輯運算單元320以便執(zhí)行算術邏輯運算。一典型的執(zhí)行單元310可執(zhí)行加法、減法、位移(shift)與邏輯運算功能。本發(fā)明所提供的教示與觀念亦可應用于具有其它運算功能的執(zhí)行單元310。由上述算術邏輯運算單元320計算所得出的結果先送入一多工器330接著再傳送至次一階段，亦即此具有管線架構的處理器的內存存取單元140。上述譯碼單元120亦提供此多工器330所需的選擇信號以選擇此多工器330的輸出并且加以傳送至次一階段。于另一情況下，若欲輸出的資料須儲存于暫存器檔案160時，此多工器330的輸出將可透過上述的內存存取單元140與暫存器寫回單元150而抵達暫存器檔案160。另一種可能情況是其輸出又反饋到執(zhí)行單元310本身，例如當需要連續(xù)乘積計算的情況。
請參考圖4所示，其是為根據本發(fā)明的一譯碼單元420的一方塊示意圖。本發(fā)明于譯碼單元420中將飽和加減指令自一般的譯碼完成指令中分離，輸入本發(fā)明所提供的譯碼單元420的指令與運算元是相同于輸入圖2標出的譯碼單元210的指令與運算元。此譯碼單元420的接收功能方塊421是用于接收指令與運算元，當指令于譯碼功能方塊422中被譯碼后，已譯碼的指令可被分為已譯碼的傳統(tǒng)指令與飽和加減指令，并且分別送入傳送功能方塊423與424中。運算元可平行地傳送至圖5所示的一執(zhí)行單元510以及一多重階段飽和加減器540。完成譯碼的傳統(tǒng)指令將被傳送至執(zhí)行單元510以進行傳統(tǒng)指令的執(zhí)行，而完成譯碼的飽和加減指令將被傳送至上述的多重階段飽和加減器540以進行飽和加減運算。
請參考圖5所示，其是為根據本發(fā)明一管線處理器中，具有分離飽和加減功能的一執(zhí)行單元510的一方塊示意圖。由于需要較傳統(tǒng)指令更長執(zhí)行時程的多重階段飽和加減運算已經自算術邏輯運算單元520中分離，所以此執(zhí)行單元510可于一較短時段內完成算術邏輯運算。而其前一階段的譯碼單元420則需負責判斷所欲執(zhí)行的指令與運算元是為傳統(tǒng)或飽和的加減運算。傳統(tǒng)加減運算的指令與運算元將被饋入具有算術邏輯運算單元520與一第一多工器530的執(zhí)行單元510以便執(zhí)行傳統(tǒng)加減運算，而其結果將被傳送至一第二多工器550。若所欲執(zhí)行的指令與運算元是為飽和加減運算，則已譯碼的飽和加減指令與運算元將會轉而饋入較一傳統(tǒng)階段時程較長的飽和加減器540。由此多重階段飽和加減器540所計算得出的結果可輸入第二多工器550以并入此執(zhí)行單元510的資料路徑，亦或可獨立進行。由上述飽和加減法與此執(zhí)行單元510資料路徑所合并的結果可傳送至管線架構的內存存取階段140或再轉用于暫存器寫回階段150。
于圖6與圖7所示的時程示意圖是展示如何減少現今處理器中執(zhí)行單元所需的時程。圖6是為一管線作業(yè)處理器中執(zhí)行傳統(tǒng)算術邏輯運算(除飽和加減運算以外的所有算術邏輯運算)、飽和加減運算與執(zhí)行單元的一時程示意圖。第二條時程線代表于此執(zhí)行單元中進行所有傳統(tǒng)算術邏輯運算中需時最久的時程；第三條時程線代表進行飽和加減運算的時程。由此時程圖中可以看出，進行飽和加減運算所需時程要長于進行傳統(tǒng)算術邏輯運算。由于進行飽和加減運算需時較進行其它功能長，故此執(zhí)行單元的時程是根據飽和加減運算而定。
接著相較圖6與圖7，圖7是為根據本發(fā)明的傳統(tǒng)算術邏輯運算、飽和加減運算與執(zhí)行單元的一時程示意圖。請回到圖5所示，由于本發(fā)明自執(zhí)行單元510中分離出飽和加減法器540，故必須增加一個第二多工器550，而此第二多工器550所增的時間(如圖7所示的虛線a)將會與傳統(tǒng)需時最久的算術邏輯運算時間合并于一管線階段時程內。據此，比較圖6與圖7所示的執(zhí)行單元時程，本發(fā)明所提供的執(zhí)行單元的執(zhí)行速度較傳統(tǒng)執(zhí)行單元為快，因為當飽和加減器540自執(zhí)行單元510分離后，上述執(zhí)行單元所需的單位階段時程即可根據傳統(tǒng)算術邏輯運算的時程而定，而非依照費時最久的飽合加減運算。而由于管線中每一階段的單位階段時程皆相等，故管線中其它階段的單位時程可依據執(zhí)行階段的縮短而縮短，進而使本發(fā)明提供的管線架構處理器可因為將飽和加減法器自執(zhí)行單元分離而加快整體管線架構的處理速度。
請參考圖8A所示，其是為已自傳統(tǒng)執(zhí)行單元分離飽和加減法功能的一管線架構處理器的一操作流程示意圖。步驟810判斷已接收的指令是否為一飽和加減指令；若接收的指令是為一飽和加減指令，則進行步驟820。步驟820是執(zhí)行長于一管線階段時程的飽和加減運算以產生飽和加減運算的結果，因為多重階段飽和加減功能已自傳統(tǒng)算術邏輯運算單元中分離出來，接著，此操作流程透過連接符號A繼續(xù)進行到圖8B。若接收的指令不是一飽和加減指令，則進行步驟830；亦即于一管線階段的時程內，執(zhí)行單元進行非飽和加減運算以于一正常資料路徑上產生結果。
于圖8B中，步驟840接續(xù)著圖8A的連接符號A。由步驟820所產生的飽和運算結果將于步驟840中與步驟830所得的正常資料路徑透過一多工器進行合并。最后一個步驟850，此多工器的輸出將被傳送至此管線架構處理器的內存存取階段140或次一暫存器寫回階段150。
請參考圖9A所示，其是為已自執(zhí)行單元分離飽和加減法功能的一管線架構處理器的一操作流程示意圖。于步驟910中，譯碼單元自此管線架構處理器的前一階段接收指令與運算元。所接收的指令接著于步驟920中被譯碼，并且這些已譯碼的指令被送入管線架構中譯碼單元的次一階段，亦即執(zhí)行單元。進行次一步驟930，判斷已接收的指令是否為一飽和加減指令；若結果為真，則流程接著進行步驟940。當接收已譯碼的飽和加減指令與運算元后，飽和加減法器會于一多重階段時程的步驟940中進行飽和加減運算。接著，此操作流程透過連接符號B繼續(xù)進行到圖9B。若判斷步驟930的結果為偽，則于步驟950中，此執(zhí)行單元將于一個管線階段時程內完成非飽和加減的運算作業(yè)。
于接續(xù)圖9A的圖9B中，繼續(xù)進行上述已自執(zhí)行單元分離飽和加減法功能的管線架構處理器的操作流程。步驟960接收來自步驟940的飽和運算結果與來自步驟950的正常資料路徑，并且將飽和運算結果合并進入正常資料路徑中。于步驟970中，合并的輸出將被傳送至此管線架構處理器的內存存取階段140或次一暫存器寫回階段150。于此實施例中，飽和加減法器將不再是縮短執(zhí)行階段時程上的瓶頸。由于算術邏輯運算單元所執(zhí)行的其它運算的所需時間都較飽和加減運算來得短，故可縮短執(zhí)行單元所需的單位階段時程，據而縮短管線架構處理器整體的時程。
顯然地，依照上面實施例中的描述，本發(fā)明可能有許多的修正與差異。因此需要在其附加的權利要求項的范圍內加以理解，除了上述詳細的描述外，本發(fā)明還可以廣泛地在其它的實施例中施行。上述僅為本發(fā)明的較佳實施例而已，并非用以限定本發(fā)明的申請專利范圍；凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應包含在下述申請專利范圍內。
權利要求
1.一管線架構處理器，其特征在于，包含一執(zhí)行單元，包含一算術邏輯運算單元，是自該執(zhí)行單元的前一階段接收一非飽和加減指令與運算元以于一管線階段時程內完成該非飽和加減指令的運算；一第一多工器，是接收該算術邏輯運算單元的運算輸出并且產生一資料路徑；一多重階段時程飽和加減器，是自該執(zhí)行單元的前一階段接收一飽和加減指令與運算元，并且于多重管線階段時程內執(zhí)行飽和加減運算以產生一飽合運算結果；以及一第二多工器，接收該資料路徑與該飽合運算結果以輸出至該執(zhí)行單元的次一階段。
2.根據權利要求1項的管線架構處理器，其特征在于，其中上述的飽和加減指令與非飽和加減指令是于該執(zhí)行單元的前一階段中被分離。
3.根據權利要求1項的管線架構處理器，其特征在于，其中上述的執(zhí)行單元所需的單位階段時程是決定于該算術邏輯運算單元與該第二多工器。
4.根據權利要求1項的管線架構處理器，其特征在于，其中該執(zhí)行單元的前一階段是為一譯碼階段，包含一譯碼單元。
5.根據權利要求1項的管線架構處理器，其特征在于，其中該非飽和加減指令包含傳統(tǒng)加減指令、邏輯運算指令、位移指令。
6.一管線架構處理器，其特征在于，包含一譯碼單元，是自一傳統(tǒng)譯碼完成指令中分離出一飽和加減指令；一多重階段時程飽和加減器，是自該譯碼單元接收該飽和加減指令與一運算元，并且于多重管線階段時程內執(zhí)行該飽和加減指令的運算；以及一多工器，是接收該飽和加減指令的一運算執(zhí)行結果并且輸出至該該譯碼單元的次二階段。
7.根據權利要求6項的管線架構處理器，其特征在于，其中還包含一算術邏輯運算單元，是自該譯碼單元接收一非飽和加減指令，并且一管線階段時程內完成該飽和加減指令的運算。
8.根據權利要求7項的管線架構處理器，其特征在于，其中該非飽和加減指令包含傳統(tǒng)加減指令、邏輯運算指令、位移指令。
9.根據權利要求6項的管線架構處理器，其特征在于，其中當該多重階段時程飽和加減器自該算術邏輯運算單元分離時，一位于該譯碼單元的次一階段所需的單位階段時程主要是決定于該算術邏輯運算單元。
10.根據權利要求9項的管線架構處理器，其特征在于，其中該位于譯碼單元的次一階段是為一執(zhí)行階段，包含一執(zhí)行單元。
11.一種改善處理器管線的執(zhí)行階段時程的方法，其特征在于，包含當接收到一飽和加減指令時，于多重管線階段時程內執(zhí)行飽和加減運算以產生一飽和運算結果；以及當接收到一非飽和加減指令時，于一管線階段時程內執(zhí)行非飽和加減運算以產生一傳統(tǒng)資料路徑。
12.根據權利要求11項的改善處理器管線的執(zhí)行階段時程的方法，其特征在于，其中還包含將該飽和運算結果合并入該傳統(tǒng)資料路徑；以及于該執(zhí)行階段的次一階段中使用合并后的一新結果。
13.根據權利要求11項的改善處理器管線的執(zhí)行階段時程的方法，其特征在于，其中該執(zhí)行階段所需的單位階段時程是決定于該該非飽和加減指令的運算時程。
14.根據權利要求11項的改善處理器管線的執(zhí)行階段時程的方法，其特征在于，其中還包含接收一指令與運算元；對該指令進行譯碼以產生一譯碼完成指令；以及判斷該譯碼完成指令是否為該飽和加減指令。
全文摘要
本發(fā)明主要是關于自一執(zhí)行單元中分離出飽和加減運算功能以改進一處理器管線架構的關鍵執(zhí)行階段時程的方法與裝置。飽和加減運算功能是執(zhí)行單元中其中的一算術邏輯運算功能，進行此項功能需要較長時間。本發(fā)明將耗時較久的飽和加減運算功能分離出執(zhí)行單元，令飽和加減運算功能可超過一個管線階段時程中進行。將飽和加減運算自執(zhí)行單元中分離可有效地減少執(zhí)行單元所需時程，而執(zhí)行單元實際上是一管線架構處理器中最關鍵的階段。整體而言，整個處理器的執(zhí)行速度可因為自執(zhí)行單元分離出飽和加減運算功能而加快。
文檔編號G06F9/302GK1821954SQ200610067099
公開日2006年8月23日 申請日期2006年4月4日 優(yōu)先權日2005年4月12日
發(fā)明者大衛(wèi)A·鮑德魯 申請人:威盛電子股份有限公司