專利名稱：時(shí)序改善電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種時(shí)序改善電路，特別是指一種可使主機(jī)板上芯片組輸出 的控制電腦休眠狀態(tài)的信號(hào)時(shí)序與輸入輸出控制芯片內(nèi)控制休眠狀態(tài)的信號(hào) 時(shí)序一致的時(shí)序改善電路。
背景技術(shù)：
芯片組是主機(jī)板的重要組成部分，幾乎影響著主才幾板的全部功能。當(dāng)電 腦進(jìn)入休眠狀態(tài)時(shí)，要求芯片組輸出的控制休眠狀態(tài)的信號(hào)時(shí)序與輸入輸出 控制芯片中控制休眠狀態(tài)的信號(hào)時(shí)序相一致，然而，由于生產(chǎn)芯片組的廠商 與生產(chǎn)輸入輸出控制芯片的廠商會(huì)不同，難免存在主機(jī)板上芯片組的信號(hào)時(shí) 序與輸入輸出控制芯片的信號(hào)時(shí)序不能兼容的狀況，而影響電腦的正常運(yùn)行。

發(fā)明內(nèi)容
鑒于以上內(nèi)容，有必要提供一種可使主機(jī)板上芯片組輸出的控制電腦休 眠狀態(tài)的信號(hào)時(shí)序與輸入輸出控制芯片內(nèi)控制休眠狀態(tài)的信號(hào)時(shí)序 一致的時(shí) 序改善電路。
一種時(shí)序改善電路，可將一芯片組輸出的控制電腦休眠狀態(tài)的控制信號(hào) 轉(zhuǎn)換為與 一輸入輸出控制芯片中用于控制電腦休眠狀態(tài)的第 一休眠狀態(tài)控制 信號(hào)及第二休眠狀態(tài)控制信號(hào)時(shí)序一致的信號(hào)，所述時(shí)序改善電路包括一控 制電路及一開(kāi)關(guān)電路，所述控制電路包括一高通低斷的第一開(kāi)關(guān)元件及一高 通低斷的第二開(kāi)關(guān)元件，所述第一開(kāi)關(guān)元件的輸入端與一節(jié)點(diǎn)相連，所述節(jié) 點(diǎn)電壓在開(kāi)機(jī)時(shí)為高電平，關(guān)機(jī)及休眠時(shí)為低電平，所述第一開(kāi)關(guān)元件的輸 出端分別與所述芯片組輸出的控制信號(hào)端及所述第二開(kāi)關(guān)元件的輸入端相 連，所述第二開(kāi)關(guān)元件的輸出端與該輸入輸出控制芯片相連，所述開(kāi)關(guān)電路 的輸入端與所述節(jié)點(diǎn)相連，所述開(kāi)關(guān)電路的輸出端與所述輸入輸出控制芯片 相連并輸出一開(kāi)機(jī)時(shí)為高電平、關(guān)機(jī)和休眠時(shí)為低電平的信號(hào)至該輸入輸出 控制芯片。
相較于現(xiàn)有技術(shù)，本發(fā)明時(shí)序改善電路借助該主扭4反輔助電源端、該電 源輸入端及該電源啟動(dòng)信號(hào)端，將芯片組輸出的用于控制電腦休眠狀態(tài)的控 制信號(hào)轉(zhuǎn)換為與輸入輸出控制芯片內(nèi)用于控制電腦休眠狀態(tài)的笫 一休眠狀態(tài) 控制信號(hào)及第二休眠狀態(tài)控制信號(hào)的時(shí)序一致的兩信號(hào)，使該芯片組與該輸 入輸出控制芯片的信號(hào)時(shí)序相兼容，保證電腦能夠正常運(yùn)行。


圖l是本發(fā)明時(shí)序改善電路較佳實(shí)施方式的電路圖。
圖2是圖1中輸入輸出控制芯片的信號(hào)時(shí)序圖。
圖3是一芯片組輸出的控制信號(hào)時(shí)序圖。
具體實(shí)施例方式
請(qǐng)參閱圖1，本發(fā)明時(shí)序改善電路用于當(dāng)電腦進(jìn)入休眠狀態(tài)時(shí)，可將一 芯片組輸出的用于控制電腦休眠狀態(tài)的控制信號(hào)S3'轉(zhuǎn)換為一信號(hào)31及一 信號(hào)51,使該兩信號(hào)31、 51與一輸入輸出控制芯片IO內(nèi)的第一休眠狀態(tài)控 制信號(hào)S3及第二休眠狀態(tài)控制信號(hào)S4的時(shí)序一致。該第一休眠狀態(tài)控制信 號(hào)S3用于將電腦運(yùn)行的程序保存于內(nèi)存中，其在電腦關(guān)機(jī)時(shí)處于低電平，開(kāi) 機(jī)時(shí)處于高電平，第一休眠狀態(tài)及第二休眠狀態(tài)時(shí)處于低電平；該第二休眠 狀態(tài)控制信號(hào)S4用于將電腦運(yùn)行的程序保存于硬盤(pán)中，其在電腦關(guān)機(jī)時(shí)處于 低電平，開(kāi)機(jī)及第一休眠狀態(tài)時(shí)處于高電平，第二休眠狀態(tài)時(shí)處于低電平； 該控制信號(hào)S3，在電腦關(guān)機(jī)及開(kāi)機(jī)時(shí)處于高電平，第一休眠狀態(tài)時(shí)處于低電 平，第二休眠狀態(tài)時(shí)處于高電平。
該時(shí)序改善電路包括一主機(jī)板輔助電源端100、 一電源輸入端300、 一電 源啟動(dòng)信號(hào)端500、 一比較器20、 一開(kāi)關(guān)元件、 一開(kāi)關(guān)電路30、 一控制電路 50及該控制信號(hào)S3，輸入端。該控制電路50包括一高通低斷的第一開(kāi)關(guān)元 件及一高通低斷的第二開(kāi)關(guān)元件，該開(kāi)關(guān)電路30包括一第三開(kāi)關(guān)元件及一第 四開(kāi)關(guān)元件。在本實(shí)施方式中，該開(kāi)關(guān)元件為一第一場(chǎng)效應(yīng)管Ql,該第一開(kāi) 關(guān)元件及該第二開(kāi)關(guān)元件為一場(chǎng)效應(yīng)管Q4及一三極管Q5，該第一開(kāi)關(guān)元件 的輸入端及輸出端分別為該場(chǎng)效應(yīng)管Q4的柵極及漏極，該第二開(kāi)關(guān)元件的輸 入端及輸出端分別為該三極管Q5的基極及集電極，第三開(kāi)關(guān)元件及第四開(kāi)關(guān) 元件分別為一第二場(chǎng)效應(yīng)管Q2及一第三場(chǎng)效應(yīng)管Q3。
該主機(jī)板輔助電源端100與一電阻R2的一端相連，該電阻R2的另一端 通過(guò)一節(jié)點(diǎn)21與比較器20的反向輸入端相連，該電源輸入端300與一電阻 R3的一端相連，該電阻R3的另一端通過(guò)一節(jié)點(diǎn)23與比較器20的正向輸入 端相連，該節(jié)點(diǎn)21通過(guò)一電阻R1接地，該節(jié)點(diǎn)23通過(guò)一電阻R4接地，該節(jié)點(diǎn)23還通過(guò)一 電容C1接地。該比較器20的其中 一端接一電源供電端700, 一端接地，其輸出端通過(guò)一節(jié)點(diǎn)ll連接該第一場(chǎng)效應(yīng)管Ql的漏極，該第一場(chǎng)效應(yīng)管Ql的柵極與該電源啟動(dòng)信號(hào)端500相連，其4冊(cè)極還通過(guò)一電容C2 接地，其源極接地。該節(jié)點(diǎn)11通過(guò)一電阻R5與該電源供電端700相連，該 節(jié)點(diǎn)11與該開(kāi)關(guān)電路30中第二場(chǎng)效應(yīng)管Q2的柵極相連，該第二場(chǎng)效應(yīng)管 Q2的漏極通過(guò)一電阻R6連接該電源供電端700,其源極接地。該第三場(chǎng)效應(yīng)管Q3的柵極與該第二場(chǎng)效應(yīng)管Q2的漏極相連，該第三場(chǎng)效應(yīng)管Q3的漏極通過(guò)一電阻R7連接該電源供電端700,其源極接地。該第三場(chǎng)效應(yīng)管Q3 的漏極即該信號(hào)31的輸出端與該輸入輸出控制芯片IO的第一休眠狀態(tài)控制 信號(hào)S3端相連。
該控制信號(hào)S3，端通過(guò)一電阻R8與該控制電路50中場(chǎng)效應(yīng)管Q4的漏極相連，該場(chǎng)效應(yīng)管Q4的柵極連接該節(jié)點(diǎn)11，其源極接地。該三極管Q5 的基極與該場(chǎng)效應(yīng)管Q4的漏極相連，該三極管Q5的集電極通過(guò)一電阻R9 連接該電源供電端，其射極接地。該三極管Q5的集電極即該信號(hào)51的輸出端與該輸入輸出控制芯片IO的第二休眠狀態(tài)控制信號(hào)S4端相連。
請(qǐng)參閱圖2，圖2為該輸入輸出控制芯片10中第一休眠狀態(tài)控制信號(hào)S3 及第二休眠狀態(tài)控制信號(hào)S4的時(shí)序圖。當(dāng)電腦處于關(guān)機(jī)狀態(tài)時(shí)，該第一休眠狀態(tài)控制信號(hào)S3及該第二休眠狀態(tài)控制信號(hào)S4均為低電平；當(dāng)電腦開(kāi)機(jī)后， 該第一休眠狀態(tài)控制信號(hào)S3及該第二休眠狀態(tài)控制信號(hào)S4變?yōu)楦唠娖?；?dāng)電腦進(jìn)入第一休眠狀態(tài)時(shí)，該第一休眠狀態(tài)控制信號(hào)S3變?yōu)榈碗娖?，該第?休眠狀態(tài)控制信號(hào)S4仍然保持高電平；當(dāng)電腦進(jìn)入第二休眠狀態(tài)時(shí)，該第一休眠狀態(tài)控制信號(hào)S3保持低電平不變，該第二休眠狀態(tài)控制信號(hào)S4變?yōu)榈碗娖健?br> 請(qǐng)繼續(xù)參閱圖3，圖3為該芯片組輸出的控制信號(hào)S3，的時(shí)序圖，當(dāng)電 腦處于關(guān)機(jī)狀態(tài)時(shí)，該控制信號(hào)S3'為高電平；當(dāng)電腦開(kāi)機(jī)后，該控制信號(hào) S3，保持高電平不變；當(dāng)電腦進(jìn)入第一休眠狀態(tài)時(shí)，該控制信號(hào)S3，變?yōu)榈碗娖剑划?dāng)電腦進(jìn)入第二休眠狀態(tài)時(shí)，該控制信號(hào)S3，變?yōu)楦唠娖健?br> 下面詳細(xì)介紹本發(fā)明時(shí)序改善電路的工作過(guò)程。
該主機(jī)板輔助電源端100輸入+5V電壓至主機(jī)板，用于給主機(jī)板上元件 供電，該電源輸入端300輸入+12V主電壓供電腦運(yùn)行，當(dāng)關(guān)才幾時(shí)，該主機(jī)板 輔助電源端IOO及該電源輸入端300均為低電平輸入，因此該節(jié)點(diǎn)11的電壓 為一低電平，只有當(dāng)開(kāi)機(jī)時(shí)，待該節(jié)點(diǎn)23的電壓高于該節(jié)點(diǎn)21的電壓時(shí)， 該節(jié)點(diǎn)11的電壓才為一高電平。該電源啟動(dòng)信號(hào)端500的信號(hào)為一低電平有 效信號(hào)，即當(dāng)電腦處于開(kāi)機(jī)狀態(tài)時(shí)，該電源啟動(dòng)信號(hào)端500為一低電平輸入， 當(dāng)電腦處于關(guān)機(jī)及休眠狀態(tài)時(shí)，該電源啟動(dòng)信號(hào)端500為一高電平輸入。
當(dāng)電腦處于關(guān)機(jī)狀態(tài)時(shí)，該電源啟動(dòng)信號(hào)端500為一高電平輸入，該第 一場(chǎng)效應(yīng)管Q1導(dǎo)通，其漏極輸出低電平，因此該節(jié)點(diǎn)11的電壓為一低電平， 該第二場(chǎng)效應(yīng)管Q2截止，其漏極輸出高電平至該第三場(chǎng)效應(yīng)管Q3的柵極， 該第三場(chǎng)效應(yīng)管Q3導(dǎo)通，其漏極輸出低電平，即該信號(hào)31為一低電平；該 控制信號(hào)S3，為一高電平，該節(jié)點(diǎn)11的電壓為一低電平，該場(chǎng)效應(yīng)管Q4截 止，其漏極輸出一高電平至該三極管Q5的基極，因此該三極管Q5導(dǎo)通，其 集電極輸出低電平，即該信號(hào)51為一低電平。
當(dāng)電腦處于開(kāi)才幾狀態(tài)時(shí)，該主才幾板輔助電源端IOO及該電源輸入端300 均為高電平輸入，該電源啟動(dòng)信號(hào)端500為一低電平輸入，當(dāng)該節(jié)點(diǎn)23的電 壓高于該節(jié)點(diǎn)21的電壓時(shí)，該比較器20輸出一高電平，即該節(jié)點(diǎn)ll的電壓 為一高電平，由于該第一場(chǎng)效應(yīng)管Ql截止，該節(jié)點(diǎn)11的高電平輸入至該第 二場(chǎng)效應(yīng)管Q2的柵極，該第二場(chǎng)效應(yīng)管Q2導(dǎo)通，其漏極輸出低電平至該第 三場(chǎng)效應(yīng)管Q3的柵極，該第三場(chǎng)效應(yīng)管Q3截止，其漏極輸出高電平，即該 信號(hào)31為一高電平；由于該節(jié)點(diǎn)11的電壓為一高電平，因此該場(chǎng)效應(yīng)管Q4 導(dǎo)通，其漏極輸出低電平至該三極管Q5的基極，該三極管Q5截止，其集電 極輸出高電平，即該信號(hào)51為一高電平。
當(dāng)電腦處于第一休眠狀態(tài)時(shí)，該電源輸入端300輸入一低電平，該節(jié)點(diǎn) ll的電壓為低電平，因此該第三場(chǎng)效應(yīng)管Q3的漏極輸出低電平，即該信號(hào) 31為一低電平；由于該控制信號(hào)S3，為低電平，該三極管Q5截止，其集電 極輸出高電平，即該信號(hào)51為一高電平。
當(dāng)電腦處于第二休眠狀態(tài)時(shí)，該電源輸入端300輸入一低電平，該節(jié)點(diǎn) 11的電壓為低電平，因此該第三場(chǎng)效應(yīng)管Q3的漏極輸出低電平，即該信號(hào) 31為一低電平；由于該控制信號(hào)S3'為高電平，且該場(chǎng)效應(yīng)管Q4截止，因此該三極管Q5導(dǎo)通，其集電極輸出低電平，即該信號(hào)51為一低電平。
在本發(fā)明時(shí)序改善電路中，可通過(guò)其他電路來(lái)實(shí)現(xiàn)該信號(hào)31的時(shí)序與該 第一休眠狀態(tài)控制信號(hào)S3的時(shí)序一致。
本發(fā)明時(shí)序改善電路借助該主機(jī)板輔助電源端100、該電源輸入端300 及該電源啟動(dòng)信號(hào)端500，將芯片組輸出的控制信號(hào)S3，轉(zhuǎn)換為與該輸入輸 出控制芯片10內(nèi)用于控制電腦休眠狀態(tài)的第一休眠狀態(tài)控制信號(hào)S3及第二 休眠狀態(tài)控制信號(hào)S4的時(shí)序一致的兩信號(hào)31、 51，使該芯片組與該輸入輸 出控制芯片IO的時(shí)序相兼容，則電腦能夠正常運(yùn)行。
權(quán)利要求
1. 一種時(shí)序改善電路，可將一芯片組輸出的控制電腦休眠狀態(tài)的控制信號(hào)轉(zhuǎn)換為與一輸入輸出控制芯片中用于控制電腦休眠狀態(tài)的第一休眠狀態(tài)控制信號(hào)及第二休眠狀態(tài)控制信號(hào)時(shí)序一致的信號(hào)，其特征在于所述時(shí)序改善電路包括一控制電路及一開(kāi)關(guān)電路，所述控制電路包括一高通低斷的第一開(kāi)關(guān)元件及一高通低斷的第二開(kāi)關(guān)元件，所述第一開(kāi)關(guān)元件的輸入端與一節(jié)點(diǎn)相連，所述節(jié)點(diǎn)電壓在開(kāi)機(jī)時(shí)為高電平，關(guān)機(jī)及休眠時(shí)為低電平，所述第一開(kāi)關(guān)元件的輸出端分別與所述芯片組輸出的控制信號(hào)端及所述第二開(kāi)關(guān)元件的輸入端相連，所述第二開(kāi)關(guān)元件的輸出端與該輸入輸出控制芯片相連，所述開(kāi)關(guān)電路的輸入端與所述節(jié)點(diǎn)相連，所述開(kāi)關(guān)電路的輸出端與所述輸入輸出控制芯片相連并輸出一開(kāi)機(jī)時(shí)為高電平、關(guān)機(jī)和休眠時(shí)為低電平的信號(hào)至該輸入輸出控制芯片。
1. 一種時(shí)序改善電路,可將一芯片組輸出的控制電腦休眠狀態(tài)的控制信號(hào) 轉(zhuǎn)換為與 一輸入輸出控制芯片中用于控制電腦休眠狀態(tài)的第 一休眠狀態(tài)控制信號(hào)及第二休眠狀態(tài)控制信號(hào)時(shí)序一致的信號(hào)，其特征在于所述時(shí)序改 善電路包括一控制電路及一開(kāi)關(guān)電路，所述控制電路包括一高通低斷的第一 開(kāi)關(guān)元件及一高通低斷的第二開(kāi)關(guān)元件，所述第一開(kāi)關(guān)元件的輸入端與一節(jié) 點(diǎn)相連，所述節(jié)點(diǎn)電壓在開(kāi)機(jī)時(shí)為高電平，關(guān)機(jī)及休眠時(shí)為低電平，所述第 一開(kāi)關(guān)元件的輸出端分別與所述芯片組輸出的控制信號(hào)端及所述第二開(kāi)關(guān) 元件的輸入端相連，所述第二開(kāi)關(guān)元件的輸出端與該輸入輸出控制芯片相 連，所述開(kāi)關(guān)電路的輸入端與所述節(jié)點(diǎn)相連，所述開(kāi)關(guān)電路的輸出端與所述 輸入輸出控制芯片相連并輸出 一開(kāi)機(jī)時(shí)為高電平、關(guān)機(jī)和休眠時(shí)為低電平的 信號(hào)至該輸入輸出控制芯片。
2. 如權(quán)利要求l所述的時(shí)序改善電路，其特征在于所述節(jié)點(diǎn)與一比較器 的輸出端相連，所述比較器的輸入端分別與一主機(jī)板輔助電源端及一電源輸 入端相連，該比較器輸出所述開(kāi)機(jī)時(shí)為高電平，關(guān)機(jī)及休眠時(shí)為低電平的節(jié) 點(diǎn)電壓。
3. 如權(quán)利要求l所述的時(shí)序改善電路，其特征在于所述開(kāi)關(guān)電路的輸入 的信號(hào)為高電平時(shí)輸出高電平的信號(hào)、輸入的信號(hào)為低電平時(shí)輸出低電平的信號(hào)。
4. 如權(quán)利要求3所述的時(shí)序改善電路，其特征在于所述開(kāi)關(guān)電路包括兩 場(chǎng)效應(yīng)管，并以其中一場(chǎng)效應(yīng)管的柵極作為輸入端與所述節(jié)點(diǎn)相連，該場(chǎng)效 應(yīng)管的漏極與另 一場(chǎng)效應(yīng)管的柵極相連，該另 一場(chǎng)效應(yīng)管的漏極與該輸入輸 出控制芯片相連，用以輸出所述開(kāi)機(jī)時(shí)為高電平、關(guān)機(jī)及休眠時(shí)為低電平的信號(hào)。
5. 如權(quán)利要求1所述的時(shí)序改善電路，其特征在于所述第一開(kāi)關(guān)元件為 一場(chǎng)效應(yīng)管，所述第一開(kāi)關(guān)元件的輸入端及輸出端分別為該場(chǎng)效應(yīng)管的柵極 及漏極，所述第二開(kāi)關(guān)元件為一三極管，所述第二開(kāi)關(guān)元件的輸入端及輸出 端分別為該三極管的基極及集電極。
6. 如權(quán)利要求l所述的時(shí)序改善電路，其特征在于所述節(jié)點(diǎn)與一開(kāi)關(guān)元件相連，所迷開(kāi)關(guān)元件與一低電平有效的電源啟動(dòng)信號(hào)端相連。
7.如權(quán)利要求6所述的時(shí)序改善電路，其特征在于所述開(kāi)關(guān)元件為一場(chǎng) 效應(yīng)管，該場(chǎng)效應(yīng)管的柵極與該電源啟動(dòng)信號(hào)端相連，其漏極與該節(jié)點(diǎn)相連， 其漏極還通過(guò)一 電阻連接一 電源供電端。
全文摘要
一種時(shí)序改善電路，其包括一控制電路及一開(kāi)關(guān)電路，該控制電路包括一第一開(kāi)關(guān)元件及一第二開(kāi)關(guān)元件，該第一開(kāi)關(guān)元件輸入端與一節(jié)點(diǎn)相連，該節(jié)點(diǎn)電壓在開(kāi)機(jī)時(shí)為高電平，關(guān)機(jī)及休眠時(shí)為低電平，該第一開(kāi)關(guān)元件輸出端與一芯片組輸出的控制信號(hào)端及該第二開(kāi)關(guān)元件輸入端相連，該第二開(kāi)關(guān)元件輸出端與該輸入輸出控制芯片相連，該開(kāi)關(guān)電路的輸入端與該節(jié)點(diǎn)相連，輸出端與輸入輸出控制芯片相連并輸出一開(kāi)機(jī)為高電平、關(guān)機(jī)和休眠為低電平的信號(hào)至輸入輸出控制芯片。該時(shí)序改善電路使芯片組輸出的控制電腦休眠狀態(tài)的控制信號(hào)的時(shí)序與輸入輸出控制芯片中控制電腦休眠狀態(tài)的信號(hào)時(shí)序一致，保證了電腦的正常運(yùn)行。
文檔編號(hào)G06F1/32GK101206520SQ20061015787
公開(kāi)日2008年6月25日 申請(qǐng)日期2006年12月22日 優(yōu)先權(quán)日2006年12月22日
發(fā)明者劉百宏 申請(qǐng)人:鴻富錦精密工業(yè)(深圳)有限公司;鴻海精密工業(yè)股份有限公司