專利名稱：：接口連接處理器和存儲(chǔ)器的命令轉(zhuǎn)換方法、設(shè)備和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明一般地涉及計(jì)算機(jī)系統(tǒng)，并且更特別地，涉及用于將發(fā)出第一命令格式的存儲(chǔ)器系統(tǒng)命令的處理器接口連接(interface)到采用第二命令格式的存儲(chǔ)器的方法、設(shè)備和系統(tǒng)。
背景技術(shù)：
：計(jì)算機(jī)系統(tǒng)典型地包括通過存儲(chǔ)器控制器連接到存儲(chǔ)器(例如動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器(DRAM))的主處理器。更特別地，當(dāng)今的一種傳統(tǒng)計(jì)算機(jī)系統(tǒng)可以包括通過諸如DDR鏈路之類的DDR存儲(chǔ)器接口來連接到雙倍數(shù)據(jù)速率(DDR)存儲(chǔ)器(例如同步動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器(SDRAM))的處理器。DDR存儲(chǔ)器比諸如極限數(shù)據(jù)速率(XDR)存儲(chǔ)器之類的當(dāng)今可用的其他存儲(chǔ)器要便宜，并且具有比其他存儲(chǔ)器更高的存儲(chǔ)容量。例如，XDR存儲(chǔ)器受限于它能夠支持的存儲(chǔ)器容量的數(shù)量，并且比DDR2或DDR3存儲(chǔ)器更昂貴。但是，DDR鏈路可能比諸如極限輸入/輸出(XIO)鏈路(或更一般地，XDR接口)之類的其他鏈路更慢?？梢栽黾覦DR鏈路的寬度(例如增加到288比特)以增加其帶寬。但是，這可能導(dǎo)致DDR鏈路在用于將DDR存儲(chǔ)器連接到處理器時(shí)占用過多的處理器針腳。由于要求處理器包括大量針腳，對DDR鏈路的使用可能導(dǎo)致增加處理器的尺寸及與其相關(guān)聯(lián)的成本。另一種傳統(tǒng)的計(jì)算機(jī)系統(tǒng)可以包括通過諸如XIO鏈路之類的存儲(chǔ)器接口連接到XDR存儲(chǔ)器的處理器。如上所述，XDR存儲(chǔ)器比DDR存儲(chǔ)器更昂貴并且具有更小的存儲(chǔ)容量。但是，XIO鏈路是快速的窄鏈路(例如72比特寬)。因此，與DDR鏈路相比，XIO鏈路在用于將存儲(chǔ)器連接到處理器時(shí)會(huì)占用處理器上更少的針腳。從而，對XIO鏈路的使用能夠減少處理器的尺寸及與其相關(guān)聯(lián)的成本。這樣，對連接到處理器的DDR鏈路的使用可能導(dǎo)致增加處理器的尺寸及與其相關(guān)聯(lián)的成本，而對連接到處理器的XDR存儲(chǔ)器的使用可能比其他存儲(chǔ)器選擇更昂貴并且具有更小的存儲(chǔ)容量。因此，需要用于接口連接處理器和存儲(chǔ)器的改進(jìn)的方法、設(shè)備和系統(tǒng)。
發(fā)明內(nèi)容通過在一方面提供一種命令轉(zhuǎn)換方法來克服現(xiàn)有技術(shù)的缺點(diǎn)并提供附加的優(yōu)勢，該命令轉(zhuǎn)換方法包括接收第一命令格式的存儲(chǔ)器系統(tǒng)命令，該第一命令格式包括極限數(shù)據(jù)速率(XDR)命令格式；以及自動(dòng)將第一命令格式的存儲(chǔ)器系統(tǒng)命令變換成第二命令格式，該第二命令格式包括雙倍數(shù)據(jù)速率(DDR)命令格式。在另一方面，提供了一種用于接口連接采用第一命令格式的處理器和采用第二命令格式的存儲(chǔ)器的設(shè)備。該設(shè)備包括轉(zhuǎn)換電路，其適合于將采用第一命令格式的處理器連接到采用第二命令格式的存儲(chǔ)器。該轉(zhuǎn)換電路從處理器接收第一命令格式的存儲(chǔ)器系統(tǒng)命令(該第一命令格式包括極限數(shù)據(jù)速率(XDR)命令格式)，并且自動(dòng)將第一命令格式的存儲(chǔ)器系統(tǒng)命令變換成第二命令格式，其中該第二命令格式包括雙倍數(shù)據(jù)速率(DDR)格式。在另一方面，提供了一種系統(tǒng)，其包括適合于生成第一命令格式的存儲(chǔ)器系統(tǒng)命令的處理器，其中該第一命令格式包括極限數(shù)據(jù)速率(XDR)命令格式。該系統(tǒng)進(jìn)一步包括可由第二命令格式的存儲(chǔ)器系統(tǒng)命令訪問的存儲(chǔ)器，其中該第二命令格式包括雙倍數(shù)據(jù)速率(DDR)格式。轉(zhuǎn)換電路連接到處理器和存儲(chǔ)器，用于接口連接處理器和存儲(chǔ)器，并用于將從處理器接收的第一命令格式的存儲(chǔ)器系統(tǒng)命令變換成用于轉(zhuǎn)發(fā)到存儲(chǔ)器的第二命令格式的存儲(chǔ)器系統(tǒng)命令。此外，通過本發(fā)明的技術(shù)實(shí)現(xiàn)了附加的特征和優(yōu)勢。這里詳細(xì)描述了本發(fā)明的其他實(shí)施例和其他方面，并且將其認(rèn)為是所要求保護(hù)的發(fā)明的一部分。在所附權(quán)利要求書中特別地指出并明確地要求保護(hù)被視為本發(fā)明的主題。根據(jù)以下結(jié)合附圖的詳細(xì)描述，本發(fā)明的前述和其它目的、特征和優(yōu)勢將變得明顯，其中圖1描述了根據(jù)本發(fā)明的一個(gè)方面的計(jì)算機(jī)系統(tǒng)的一個(gè)實(shí)施例，其包括一種用于接口連接采用第一存儲(chǔ)器命令格式的處理器和采用第二命令格式的存儲(chǔ)器系統(tǒng)的設(shè)備；圖2描述了根據(jù)本發(fā)明的一個(gè)方面的圖1中的接口連接設(shè)備的命令轉(zhuǎn)換和同步電路的更詳細(xì)的實(shí)施例；圖3描述了根據(jù)本發(fā)明的一個(gè)方面的由圖2的命令轉(zhuǎn)換和同步電路的地址字段選擇邏輯選擇的用于從XDR地址配置變換到DDR2地址配置的比特的一個(gè)示例；圖4描述了根據(jù)本發(fā)明的一個(gè)方面的時(shí)序圖，其示出了從XDR格式到DDR2/3格式的讀命令和地址變換的一個(gè)實(shí)施例；圖5描述了根據(jù)本發(fā)明的一個(gè)方面的時(shí)序圖，其示出了從XDR格式到DDR2/3格式的寫命令和地址變換的一個(gè)實(shí)施例；以及圖6描述了根據(jù)本發(fā)明的一個(gè)方面的時(shí)序圖，其示出了從XDR格式到DDR2/3格式的刷新命令變換的一個(gè)實(shí)施例。具體實(shí)施方式一般而言，本發(fā)明提供用于接口連接處理器和存儲(chǔ)器的改進(jìn)的方法、設(shè)備和系統(tǒng)。例如，本發(fā)明提供一種將處理器連接到計(jì)算機(jī)系統(tǒng)的DDR存儲(chǔ)器(例如SDRAM)的轉(zhuǎn)換電路(例如實(shí)現(xiàn)為轉(zhuǎn)換芯片)。更特別地，計(jì)算機(jī)系統(tǒng)可以包括諸如極限輸入/輸出(XIO)鏈路之類的將處理器連接到轉(zhuǎn)換電路的XDR接口，以及將轉(zhuǎn)換電路連接到DDR存儲(chǔ)器的DDR接口(例如DDR鏈路)。轉(zhuǎn)換電路包括如下硬件，該硬件適合于將由處理器發(fā)出的第一格式的存儲(chǔ)器系統(tǒng)命令(也就是XDR命令格式的存儲(chǔ)器系統(tǒng)命令)變換成可由DDR存儲(chǔ)器接收和處理的第二格式的命令(也就是DDR命令格式的存儲(chǔ)器系統(tǒng)命令)。通過在處理器處采用XIO鏈路，這里所公開的方法、設(shè)備和系統(tǒng)潛在地減少了處理器的尺寸及與其相關(guān)聯(lián)的成本，同時(shí)仍然使得可以采用DDR存儲(chǔ)器，DDR存儲(chǔ)器與諸如XDR存儲(chǔ)器之類的其他類型的存儲(chǔ)器相比更便宜并且具有更高的存儲(chǔ)容量。除非另外指定，否則這里使用短語"存儲(chǔ)器系統(tǒng)命令"來包括存儲(chǔ)器命令、關(guān)聯(lián)地址和用于該命令的數(shù)據(jù)協(xié)議。"命令格式"是指極限數(shù)據(jù)速率(XDR)命令格式或雙倍數(shù)據(jù)速率(DDR)命令格式。這里使用雙倍數(shù)據(jù)速率或DDR來包括任意現(xiàn)有的或?qū)淼碾p倍數(shù)據(jù)速率版本，包括DDR1、DDR2、DDR3等等，如JEDEC標(biāo)準(zhǔn)中所定義的那樣。通過示例的方式，參考JESD79-2C，其在2006年5月出版，是用于DDR2DRAM的JEDEC標(biāo)準(zhǔn)。另外，"關(guān)聯(lián)地址，，包括行地址分量和列地址分量，其比特?cái)?shù)量依賴于所實(shí)現(xiàn)的特定存儲(chǔ)器系統(tǒng)配置。由加拿大LosAlots的Rambus公司設(shè)計(jì)的極限數(shù)據(jù)速率(XDR)存儲(chǔ)器系統(tǒng)通過在從與處理器相關(guān)聯(lián)的存儲(chǔ)器接口控制器到XDR存儲(chǔ)器的極限輸入/輸出(XIO)鏈路上針對每個(gè)時(shí)鐘信號(hào)發(fā)送8個(gè)數(shù)據(jù)比特來提供高存儲(chǔ)器帶寬，該XDR存儲(chǔ)器包括例如XDR動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器(DRAM)。XIO鏈路目前能夠接收3.2Gbps及以上的信號(hào)速率，使得存儲(chǔ)器接口控制器可以使用更少的I/O,并且因此節(jié)省處理器管芯尺寸和成本。但是，由于技術(shù)和經(jīng)濟(jì)上的考慮，XDR存儲(chǔ)器系統(tǒng)受限于它們能夠支持的存儲(chǔ)器容量的數(shù)量。XDR存儲(chǔ)器也比諸如雙倍數(shù)據(jù)速率2(DDR2)存儲(chǔ)器之類的工業(yè)標(biāo)準(zhǔn)存儲(chǔ)器更昂貴。為了在需要大量存儲(chǔ)器的應(yīng)用中使用具有XIO鏈路的處理器芯片，這里公開轉(zhuǎn)換電路或芯片，其將XDR命令和數(shù)據(jù)協(xié)議變換成DDR2命令和數(shù)據(jù)協(xié)議。這一解決方案保持了使用XIO鏈路的優(yōu)勢(在昂貴的存儲(chǔ)器接口控制器上具有更少的針腳)，同時(shí)實(shí)現(xiàn)了DDR存儲(chǔ)器的優(yōu)勢(也就是低成本和高容量)。這里所公開的是用于將XDR命令變換成以相同命令速率運(yùn)行的DDR命令(例如采用不具有命令緩沖的轉(zhuǎn)換芯片)的方法、設(shè)備和系統(tǒng)。此外，盡管可應(yīng)用于任意雙倍數(shù)據(jù)速率命令格式，但是在下面的示例中采用DDR2和/或DDR3(稱為DDR2/3)。圖1是采用諸如主處理器之類的處理器100到諸如DDR存儲(chǔ)器系統(tǒng)之類的存儲(chǔ)器系統(tǒng)130的接口的系統(tǒng)IOO的框圖。系統(tǒng)IOO可以是計(jì)算機(jī)或類似的設(shè)備，并且具有通過轉(zhuǎn)換電路或轉(zhuǎn)換芯片120連接到存儲(chǔ)器系統(tǒng)130的處理器110。處理器110適合于生成功能命令并向存儲(chǔ)器系統(tǒng)130發(fā)出功能命令，諸如讀、寫、刷新等命令。例如，處理器IIO可以生成第一格式的關(guān)聯(lián)地址和命令。但是，存儲(chǔ)器系統(tǒng)130可能不能由第一格式的關(guān)聯(lián)地址和命令訪問，但是可以由第二格式的關(guān)聯(lián)地址和命令訪問。因此，轉(zhuǎn)換芯片120適合于接收第一格式的存儲(chǔ)器系統(tǒng)命令(包括關(guān)聯(lián)地址)，并且將這種存^f諸器系統(tǒng)命令轉(zhuǎn)換成第二格式(包括關(guān)聯(lián)地址)。然后，轉(zhuǎn)換芯片120將第二格式的存儲(chǔ)器系統(tǒng)命令轉(zhuǎn)發(fā)到用于處理該命令的存儲(chǔ)器系統(tǒng)130。更特別地，主處理器110可以包括和/或連接到存儲(chǔ)器接口控制器(MIC)112，MIC112適合于控制去往以及來自存儲(chǔ)器系統(tǒng)130的數(shù)據(jù)流。MIC112連接到存儲(chǔ)器接口，該存儲(chǔ)器接口可以包括在處理器110中和/或連接到處理器110。在這一示例中，存儲(chǔ)器接口包括極限輸入/輸出(XIO)接口，其包括極限數(shù)據(jù)速率(XDR)命令接口114和極限數(shù)據(jù)速率(XDR)數(shù)據(jù)接口116。典型地，處理器采用XIO鏈路來直接連接到由加拿大LosAlots的Rambus公司設(shè)計(jì)的XDR存儲(chǔ)器。因此，由處理器110生成的第一格式的存儲(chǔ)器系統(tǒng)命令是XDR存儲(chǔ)器系統(tǒng)命令。但是，由于上述原因，采用作為雙倍數(shù)據(jù)速率(DDR)存儲(chǔ)器系統(tǒng)(例如DDR2或DDR3存儲(chǔ)器系統(tǒng))的存儲(chǔ)器系統(tǒng)130也可能是有利的，DDR存儲(chǔ)器系統(tǒng)可能更<更宜，并且具有比XDR存儲(chǔ)器更大的存儲(chǔ)容量。為了實(shí)現(xiàn)對具有處理器的采用XIO鏈路的DDR存儲(chǔ)器系統(tǒng)的使用，提供了一種接口(也就是轉(zhuǎn)換芯片120)，其將從該處理器接收的第一格式的存儲(chǔ)器系統(tǒng)命令轉(zhuǎn)換成第二格式的存儲(chǔ)器系統(tǒng)命令，其可以用于訪問DDR存儲(chǔ)器系統(tǒng)130。XIO鏈路是窄的快速鏈路，其通過使得能夠針對每個(gè)時(shí)鐘周期而在鏈路中的多條線路中的每條線路上從MIC112向轉(zhuǎn)換芯片120發(fā)送8比特的數(shù)據(jù)來提供到存儲(chǔ)器的高帶寬。因此，XIO鏈路能夠達(dá)到至少3.2Gbps的信號(hào)速率，這使得MIC112和/或連接到其上的處理器IIO可以使用更少的I/O,并且因此節(jié)省管芯尺寸和成本。更特別地，在某些實(shí)施例中，XIO鏈路可以包括將處理器IIO連接到轉(zhuǎn)換芯片120的72比特總線。但是，這一總線可以更寬或更窄。此外，將處理器IIO連接到轉(zhuǎn)換芯片120的鏈路可以更寬或更窄。該總線適合于在其上發(fā)送讀、寫、刷新和/或類似的命令。因?yàn)檫@一鏈路是快速的窄鏈路，所以可能需要更少的處理器針腳來連接到該鏈路。例如，可能需要72個(gè)處理器針腳來連接到該總線(盡管可能需要更大或更小數(shù)量的針腳)。這樣，與將處理器連接到不同類型的鏈路所需要的針腳數(shù)量相比，可以減少在處理器中包括的針腳的總數(shù)量。如所提到的，提供轉(zhuǎn)換芯片120以通過XIO接口和XIO鏈路將處理器110連接到DDR存儲(chǔ)器系統(tǒng)，其中處理器IIO執(zhí)行需要訪問大量存儲(chǔ)器的應(yīng)用。這一接口通過自動(dòng)將XDR存儲(chǔ)器系統(tǒng)命令變換成諸如DDR2/3命令和數(shù)據(jù)協(xié)議之類的DDR存儲(chǔ)器系統(tǒng)命令來實(shí)現(xiàn)。通過間接將XIO鏈路連接到DDR存儲(chǔ)器，轉(zhuǎn)換電路為系統(tǒng)100提供使用XIO鏈路的優(yōu)勢(例如在處理器IIO上占用更少的針腳)，以及使用DDR存儲(chǔ)器的優(yōu)勢(例如比其他存儲(chǔ)器具有更低的成本和更高的存儲(chǔ)容量)。如所提到的，轉(zhuǎn)換芯片120可以通過第一鏈路從處理器IIO接收第一命令格式的存儲(chǔ)器系統(tǒng)命令，并將這種命令和關(guān)聯(lián)地址變換成第二格式的存儲(chǔ)器系統(tǒng)命令。此外，轉(zhuǎn)換芯片120可以通過第二鏈路連接到存儲(chǔ)器系統(tǒng)。該第二鏈路可以是比第一鏈路更慢的鏈路，諸如DDR鏈路。但是，第二鏈路可以比第一鏈路更寬(例如，使得第二鏈路的帶寬匹配于第一鏈路的帶寬)。作為一個(gè)示例，第二鏈路可以包括288比特的總線。但是，在第二鏈路比第一鏈路更寬的情況下，該總線可以更寬或更窄。此外，第二鏈路可以包括更大或更小數(shù)量的和/或不同類型的總線。該總線可以適合于發(fā)送第二格式的存儲(chǔ)器系統(tǒng)命令，包括存儲(chǔ)器系統(tǒng)的收數(shù)據(jù)比特并在288比特的總線上發(fā)送這些數(shù)據(jù)比特(也就是DDR鏈路)。通過這種方式，系統(tǒng)100可以采用窄的快速鏈路以減少尺寸和/或與構(gòu)造處理器相關(guān)聯(lián)的成本，并且系統(tǒng)100仍然可以采用便宜的具有大存儲(chǔ)容量的存儲(chǔ)器系統(tǒng)130。在圖1中所示出的示例中，通過XDR命令接口114將XDR存儲(chǔ)器系統(tǒng)命令從存儲(chǔ)器接口控制器112轉(zhuǎn)發(fā)到轉(zhuǎn)換芯片120,并且更特別地，轉(zhuǎn)發(fā)到命令轉(zhuǎn)換和同步電路122,該電路將XDR存儲(chǔ)器系統(tǒng)命令轉(zhuǎn)換成DDR存儲(chǔ)器系統(tǒng)命令。然后，通過轉(zhuǎn)換芯片120的DDR接口124經(jīng)過第二鏈路將DDR存儲(chǔ)器系統(tǒng)命令輸出到DDR存儲(chǔ)器系統(tǒng)130。命令轉(zhuǎn)換和同步電路122控制在DDR接口124處的DDR接口信號(hào)的時(shí)序，并且如果發(fā)生讀操作，也控制從DDR接口124返回到處理器110的XDR數(shù)據(jù)接口116的數(shù)據(jù)流126的時(shí)序，或者如果將數(shù)據(jù)寫入DDR存儲(chǔ)器系統(tǒng)130，控制從XDR數(shù)據(jù)接口116到DDR接口124的數(shù)據(jù)流126的時(shí)序。圖2示出了命令轉(zhuǎn)換和同步電路122的一個(gè)實(shí)施例。在這一實(shí)施例中，在XDR命令解碼邏輯210處接收XDR命令201，該XDR命令解碼邏輯210用于識(shí)別該命令并將其轉(zhuǎn)換(也就是編碼)成DDR命令格式。如在本領(lǐng)域中所知，根據(jù)存儲(chǔ)器系統(tǒng)命令的類型，存儲(chǔ)器系統(tǒng)命令可以包括針對讀或?qū)懨畹募せ蠲?，以及一個(gè)或多個(gè)讀或?qū)懥忻睢Ｈ缦旅孢M(jìn)一步說明的，XDR存儲(chǔ)器命令采用兩個(gè)寫列命令，而DDR存儲(chǔ)器命令只采用一個(gè)列命令。這樣，XDR命令解碼邏輯210采用列命令鎖存212以跟蹤給定的列命令是XDR存儲(chǔ)器系統(tǒng)命令的第一個(gè)列命令還是第二個(gè)列命令。如下面進(jìn)一步說明的，在變換成DDR存儲(chǔ)器命令格式時(shí)放棄第二個(gè)列命令。DDR命令編碼邏輯220使用例如諸如下面的表1之類的變換表來輸出對應(yīng)的DDR格式的存儲(chǔ)器系統(tǒng)命令。通過示例的方式，表l列出了從各種XDR命令(XDRCommand)到DDR2/3命令(DDR2/3Command)的變4奐。表1<table>tableseeoriginaldocumentpage15</column></row><table>以上變換示例假定XDR接口正在使用四突發(fā)(burst-of-four)列操作，其產(chǎn)生64字節(jié)的數(shù)據(jù)。作為一個(gè)特定的示例，可以使用128字節(jié)的高速緩存線，使得XDR存儲(chǔ)器接口控制器可以針對每個(gè)激活命令使用兩個(gè)列命令以傳送128字節(jié)的數(shù)據(jù)。設(shè)置DDR2/3接口以使用八突發(fā)列操作。因此，放棄第二個(gè)XDR列命令，如所提到的。這通過使每個(gè)庫(bank)具有一個(gè)鎖存來實(shí)現(xiàn)，該庫在發(fā)送XDR列命令時(shí)設(shè)置，并且在發(fā)送XDR激活命令時(shí)重置。放棄在設(shè)置列命令鎖存212時(shí)到達(dá)的XDR列命令。此外，XDR接口使得預(yù)充電命令最多可以比需要它們時(shí)提前三個(gè)周期發(fā)送。在正確的時(shí)間提供預(yù)充電取決于XDR處理器芯片。為了簡化將這些命令變換到DDR接口的過程，在DDR存儲(chǔ)器系統(tǒng)上使用自動(dòng)預(yù)充電(例如根據(jù)DDR2規(guī)范)并且放棄XDR預(yù)充電。DDR命令編碼電路220將DDR命令221輸出到DDR接口124(圖1)用于經(jīng)過第二鏈路轉(zhuǎn)發(fā)到DDR存儲(chǔ)器系統(tǒng)130。隨同將存儲(chǔ)器系統(tǒng)命令從第一格式轉(zhuǎn)換成第二格式，命令轉(zhuǎn)換和同步電路122控制與處理第二格式的存儲(chǔ)器系統(tǒng)命令相關(guān)聯(lián)的一個(gè)或多個(gè)信號(hào)的時(shí)序。如所示出的，DDR命令221選通命令延遲線路230,命令延遲線路230可以包括用于基于該命令是讀命令還是寫命令來為時(shí)序信號(hào)提供適當(dāng)時(shí)序延遲的先入先出鎖存鏈。通過DDR時(shí)序配置寄存器232提供讀時(shí)序指示233和寫時(shí)序指示235。JEDECDDR規(guī)范定義了不同的時(shí)序模式，其中高速緩存等待時(shí)間(latency)可以設(shè)置為不同的值，這些值表示例如在數(shù)據(jù)傳送發(fā)生的列命令之后多長時(shí)間。隨著例如系統(tǒng)開機(jī)，軟件設(shè)置DDR時(shí)序配置寄存器232,并且依賴于所采用的DDR存儲(chǔ)器系統(tǒng)配置。從命令延遲線路230輸出的是數(shù)據(jù)流時(shí)序信號(hào)231,以及驅(qū)動(dòng)片上驅(qū)動(dòng)器終止控制240的信號(hào)。片上驅(qū)動(dòng)器終止控制240將片上驅(qū)動(dòng)器終止信號(hào)241輸出到DDR才妻口124(圖1)。更特別地，采用可變延遲方案(命令延遲線路230)以在與讀命令或?qū)懨铌P(guān)聯(lián)的數(shù)據(jù)到來時(shí)用信號(hào)表明數(shù)據(jù)流126(圖1),以及生成驅(qū)動(dòng)片上驅(qū)動(dòng)器終止控制所必需的信號(hào)。XDR命令被解碼成片選信號(hào)(chipselect)l和O、寫使能和讀使能，并且放置在寄存器的堆棧上，這些寄存器每一個(gè)都偏移一個(gè)時(shí)鐘周期(也就是命令延遲線路230)。然后，以可編程的延遲從寄存器的堆棧讀取已解碼的命令。通過針對給定一級或兩級存儲(chǔ)器的DDR接口的片上驅(qū)動(dòng)器終止信號(hào)，該信號(hào)是對于四個(gè)(4)周期都為"ON"(開啟)的信號(hào)，一個(gè)周期針對讀命令或?qū)懨畹乃膫€(gè)突發(fā)中的一個(gè)突發(fā)。還在地址字段選擇邏輯250處接收XDR命令201，地址字段選擇邏輯250根據(jù)命令的類型(例如激活命令或列命令)來選擇與DDR命令相關(guān)聯(lián)的地址的地址比特。比特選擇采用DDR大小配置寄存器252,該寄存器252能夠在系統(tǒng)開機(jī)時(shí)由軟件設(shè)置。該配置寄存器保存對DDR存儲(chǔ)器系統(tǒng)的配置的指示并且提供對所接收的地址中哪些比特需要用于轉(zhuǎn)發(fā)到DDRJ妻口的指示。圖3描述了對特定的DDR2存儲(chǔ)器配置的行和列地址選擇的一個(gè)實(shí)施例。如所示出的，根據(jù)該配置，對于DDR格式的地址(也就是比特13:0或14:0)從XDR格式的關(guān)聯(lián)地址選擇14或15個(gè)行地址比特(ROWADR),并且選擇7或8個(gè)列地址比特(COLADR)(例如比特9:3或11、9:3)。類似地，同樣根據(jù)該配置來選擇庫(BANK)比特。圖3中示出的DDR2示例是JEDEC標(biāo)準(zhǔn)配置。庫配置是指DDR雙列直插存儲(chǔ)器模塊(DIMM)的庫數(shù)量，在DIMM內(nèi)組織存儲(chǔ)器芯片。XDR存儲(chǔ)器典型地組織成8個(gè)庫。對于列地址比特，在訪問DDR存儲(chǔ)器時(shí)，自動(dòng)寫入或獲取8拍的數(shù)據(jù)，并且這樣，底部的三個(gè)列地址是自動(dòng)的。因此，丟棄COLADR(2:0)比特，并且在變換時(shí)，從XDR接口列地址選擇COLADR(9:3)比特。由于JEDEC規(guī)范，列地址比特10不用作DDR2中的地址比特，并且這樣，從XDR接口處的列地址選擇比特11。通過另一個(gè)示例的方式，圖4-圖6示出了用于將XDR讀、寫和刷新命令以及關(guān)聯(lián)地址變換成對應(yīng)的DDR2/3命令和關(guān)聯(lián)地址的時(shí)序圖。從圖4開始，示出了用于讀命令變換的時(shí)序圖。周期是指轉(zhuǎn)換芯片時(shí)鐘周期，其在一個(gè)示例中等于存儲(chǔ)器系統(tǒng)的DDR2/3時(shí)鐘周期。在這一示例中，在周期1中，從XDR接口114(圖1)4妄收激活命令和地址。在周期2中，對XDR激活命令進(jìn)行解碼，對DDR2/3命令進(jìn)行編碼，并且選擇DDR2/3行地址。在周期3中，將激活命令隨同行地址和庫選擇比特一起發(fā)送到DDR2/3接口124(圖1)。根據(jù)用于DDR格式的JEDEC標(biāo)準(zhǔn)時(shí)序，周期4和周期5不用于處理這一特定的命令/地址；但是，可以采用這些周期來處理在轉(zhuǎn)換芯片處接收的另一命令。在周期6中從XDR接口接收第一讀列命令，并且對這一第一XDR讀列命令進(jìn)行解碼，對對應(yīng)的DDR2/3讀列命令進(jìn)行編碼(也就是進(jìn)行生成)，并且選擇DDR2/3列地址比特。在周期8中，從XDR接口接收第二列命令，將第一讀列命令發(fā)送到DDR2/3接口，并且將列地址和庫選擇發(fā)送到DDR2/3接口。由于如上所述，DDR存儲(chǔ)器采用8拍訪問(其與采用4拍地址的XDR存儲(chǔ)器形成對比)，因此在周期9中，丟棄第二XDR列命令，原因是不需要它了。為了從DDR存儲(chǔ)器得到8拍的數(shù)據(jù)，存儲(chǔ)器接口控制器112(圖1)配置為發(fā)送激活命令和兩個(gè)列命令。此夕卜，存儲(chǔ)器接口控制器配置為設(shè)置時(shí)序參數(shù)，從而滿足諸如RAS到CAS延遲時(shí)間(tRCD)之類的DDR2/3時(shí)序要求。根據(jù)JEDEC規(guī)范，周期10、11和12是在數(shù)據(jù)從DDR接口返回之前的延遲周期。在周期13中，將轉(zhuǎn)換芯片和非訪問的DDR2/3DIMM片上驅(qū)動(dòng)器終止^皮打開為ON,并且在周期14中，將讀時(shí)序信號(hào)發(fā)送到數(shù)據(jù)流邏輯，1拍和2拍數(shù)據(jù)(dl-2)到達(dá)DDR2/3接口上，并且片上驅(qū)動(dòng)器終止信號(hào)保持為ON。在周期15中，第一拍數(shù)據(jù)(Dl)到達(dá)數(shù)據(jù)流126。同樣，數(shù)據(jù)流中的一拍數(shù)據(jù)等于DDR2/3接口上的兩拍數(shù)據(jù)。此外，在DDR2/3接口上接收3拍和4拍(d3-4),并且片上驅(qū)動(dòng)器終止保持為ON。在周期16中，轉(zhuǎn)換芯片和非訪問的片上驅(qū)動(dòng)器終止保持為ON，第二拍數(shù)據(jù)(D2)到達(dá)數(shù)據(jù)流，并且5拍和6拍數(shù)據(jù)(d5-6)從DDR存儲(chǔ)器系統(tǒng)到達(dá)DDR2/3接口上。在周期17中，轉(zhuǎn)換芯片和非訪問的片上驅(qū)動(dòng)器終止關(guān)閉，第三拍數(shù)據(jù)(D3)到達(dá)數(shù)據(jù)流邏輯，并且7拍和8拍數(shù)據(jù)(d7-8)到達(dá)DDR2/3接口上。在周期18中，第四拍數(shù)據(jù)(D4)到達(dá)轉(zhuǎn)換芯片的數(shù)據(jù)流。圖5示出了寫命令變換的一個(gè)時(shí)序圖示例。在這一示例中，在周期1中從XDR接口接收激活寫命令和行地址。在周期2中，對XDR激活命令進(jìn)行解碼，編碼或生成對應(yīng)的DDR2/3命令，并且選擇DDR2/3行地址。在周期3中，將激活命令以及行地址和庫選擇信號(hào)發(fā)送到DDR2/3接口。沒有使用周期4和周期5。在周期6中，從XDR接口接收第一寫列命令。在周期7中，對第一XDR寫列命令進(jìn)行解碼，對DDR2/3寫列命令進(jìn)行編碼，并且選擇DDR2/3列地址。在周期8中，從XDR接口接收第二列命令(CM2),將第一寫列命令(WRT)以及列地址和庫選擇信號(hào)發(fā)送到DDR2/3接口。在周期9中，丟棄第二XDR列命令。在周期11中，將寫時(shí)序信號(hào)發(fā)送到數(shù)據(jù)流邏輯以使數(shù)據(jù)流得知寫數(shù)據(jù)將轉(zhuǎn)移通過轉(zhuǎn)換芯片。在周期12中，第一拍數(shù)據(jù)(Dl)到達(dá)數(shù)據(jù)流(其中數(shù)據(jù)流中的一拍等于DDR2/3接口上的兩拍數(shù)據(jù))，并且非目的地DDR2/3片上驅(qū)動(dòng)器終止被打開為ON。在周期13中，第二拍數(shù)據(jù)(D2)到達(dá)數(shù)據(jù)流，非目的地DDR2/3片上驅(qū)動(dòng)器終止保持為ON,并且將1拍和2拍數(shù)據(jù)(dl-2)發(fā)送到DDR2/3接口。在周期14中，第三拍數(shù)據(jù)(D3)到達(dá)數(shù)據(jù)流，非目的地DDR2/3片上驅(qū)動(dòng)器終止保持為ON,并且將3拍和4拍數(shù)據(jù)(d3-4)發(fā)送到DDR2/3接口。在周期15中，第四拍數(shù)據(jù)(D4)到達(dá)數(shù)據(jù)流，非目的地DDR2/3片上驅(qū)動(dòng)器終止保持為ON，并且將5拍和6拍數(shù)據(jù)(d5-6)發(fā)送到DDR2/3接口。在周期16中，非目的地DDR2/3DIMM片上驅(qū)動(dòng)器終止關(guān)閉，并且將7拍和8拍數(shù)據(jù)(d7-8)發(fā)送到DDR2/3接口。圖6描述了對從XDR格式到DDR2/3格式的刷新命令轉(zhuǎn)換的時(shí)序控制的一個(gè)實(shí)施例。在周期1中，在XDR接口處接收刷新命令。在周期2中，對XDR刷新命令進(jìn)行解碼，并且對DDR2/3命令進(jìn)行編碼，就是說，例如根據(jù)上面討論的表1生成特定的DDR2/3刷新命令格式。然后，在周期3中將這一刷新命令發(fā)送到DDR2/3接口。盡管這里已經(jīng)示出并詳細(xì)描述了優(yōu)選的實(shí)施例，但是對本領(lǐng)域普通技術(shù)人員來說很明顯的是，在不偏離本發(fā)明的精神的情況下，可以進(jìn)行各種修改、添加、替換等等，并且因此認(rèn)為這些修改、添加、替換等等都在所附權(quán)利要求書中所限定的本發(fā)明的范圍內(nèi)。權(quán)利要求1.一種命令轉(zhuǎn)換方法，包括接收第一命令格式的存儲(chǔ)器系統(tǒng)命令，所述第一命令格式包括極限數(shù)據(jù)速率(XDR)命令格式；以及自動(dòng)將所述第一命令格式的所述存儲(chǔ)器系統(tǒng)命令變換成第二命令格式，所述第二命令格式包括雙倍數(shù)據(jù)速率(DDR)命令格式。2.根據(jù)權(quán)利要求1所述的命令轉(zhuǎn)換方法，進(jìn)一步包括將所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令轉(zhuǎn)發(fā)到連接到DDR存儲(chǔ)器的DDR存儲(chǔ)器系統(tǒng)接口，以及控制提供給所述DDR存儲(chǔ)器系統(tǒng)接口的一個(gè)或多個(gè)信號(hào)的時(shí)序，所述一個(gè)或多個(gè)信號(hào)與處理所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令相關(guān)聯(lián)。3.根據(jù)權(quán)利要求2所述的命令轉(zhuǎn)換方法，其中所述命令轉(zhuǎn)換方法在轉(zhuǎn)換芯片內(nèi)實(shí)現(xiàn)，并且所述控制與處理所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令相關(guān)聯(lián)的一個(gè)或多個(gè)信號(hào)的時(shí)序包括控制所述轉(zhuǎn)換芯片內(nèi)的數(shù)據(jù)流時(shí)序信號(hào)和用于實(shí)現(xiàn)處理所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令的DDR存儲(chǔ)器的片上驅(qū)動(dòng)器終止信號(hào)。4.根據(jù)權(quán)利要求1所述的命令轉(zhuǎn)換方法，其中通過極限輸入/輸出(XIO)鏈路接收所述存儲(chǔ)器系統(tǒng)命令，所述XIO鏈路由XDR存儲(chǔ)器接口控制器進(jìn)行控制，并且其中所述方法進(jìn)一步包括通過所述XDR存儲(chǔ)器接口控制器調(diào)節(jié)所述存儲(chǔ)器系統(tǒng)命令的至少一個(gè)時(shí)序參數(shù)，從而滿足所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令的DDR時(shí)序要求。5.根據(jù)權(quán)利要求1所述的命令轉(zhuǎn)換方法，其中所述第一命令格式的所述存儲(chǔ)器系統(tǒng)命令包括XDR格式的關(guān)聯(lián)地址和第一命令，并且其中所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令包括DDR格式的關(guān)聯(lián)地址和第二命令。6.根據(jù)權(quán)利要求5所述的命令轉(zhuǎn)換方法，進(jìn)一步包括從所述XDR格式的所述關(guān)聯(lián)地址選擇地址比特用于所述DDR格式的所述關(guān)聯(lián)地址中，其中所述選擇地址比特包括參考DDR大小配置寄存器來確定要將所述XDR格式的所述關(guān)聯(lián)地址的哪些行地址比特和列地址比特包括在所述DDR格式的所述關(guān)聯(lián)地址中。7.根據(jù)權(quán)利要求5所述的命令轉(zhuǎn)換方法，其中所述自動(dòng)變換進(jìn)一步包括參考DDR時(shí)序配置寄存器來根據(jù)所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令確定周期延遲，用于生成與處理所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令相關(guān)聯(lián)的數(shù)據(jù)流時(shí)序信號(hào)或片上驅(qū)動(dòng)器終止信號(hào)中的至少一個(gè)信號(hào)，所述周期延遲依賴于所述存儲(chǔ)器系統(tǒng)命令是讀命令還是寫命令。8.根據(jù)權(quán)利要求5所述的命令轉(zhuǎn)換方法，其中所述存儲(chǔ)器系統(tǒng)命令是存儲(chǔ)器系統(tǒng)寫命令或存儲(chǔ)器系統(tǒng)讀命令中的一種，并且其中所述自動(dòng)變換包括在變換到所述DDR格式的所述存儲(chǔ)器系統(tǒng)命令的關(guān)聯(lián)地址時(shí)，自動(dòng)從所述XDR格式的所述存儲(chǔ)器系統(tǒng)命令的關(guān)聯(lián)地址丟棄第二XDR列命令。9.根據(jù)權(quán)利要求8所述的命令轉(zhuǎn)換方法，其中通過極限輸入/輸出(XIO)鏈路接收所述存儲(chǔ)器系統(tǒng)命令，并且其中所述方法進(jìn)一步包括將所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令轉(zhuǎn)發(fā)到DDR鏈路，并且其中所述方法進(jìn)一步包括對于存儲(chǔ)器系統(tǒng)讀命令，針對所述DDR鏈路上的兩拍數(shù)據(jù)，返回所述XIO鏈路上的一拍數(shù)據(jù)，并且其中所述方法進(jìn)一步包括對于存儲(chǔ)器系統(tǒng)寫命令，針對所述XIO鏈路上的一拍數(shù)據(jù)，驅(qū)動(dòng)所述DDR鏈路上的兩拍數(shù)據(jù)。10.根據(jù)權(quán)利要求1所述的命令轉(zhuǎn)換方法，其中所述DDR命令格式是DDR2命令格式或DDR3命令格式中的一種。11.一種用于接口連接采用第一命令格式的處理器和采用第二命令格式的存儲(chǔ)器的設(shè)備，所述設(shè)備包括轉(zhuǎn)換電路，適合于將采用第一命令格式的處理器連接到采用第二命令格式的存儲(chǔ)器，所述轉(zhuǎn)換電路從所述處理器以接收所述第一命令格式的存儲(chǔ)器系統(tǒng)命令，所述第一命令格式包括極限數(shù)據(jù)速率(XDR)命令格式；以及自動(dòng)將所述第一命令格式的所述存儲(chǔ)器系統(tǒng)命令變換成第二命令格式，所述第二命令格式包括雙倍數(shù)據(jù)速率(DDR)格式。12.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述轉(zhuǎn)換電路實(shí)現(xiàn)為適合于將所述處理器連接到所述存儲(chǔ)器的轉(zhuǎn)換芯片。13.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述轉(zhuǎn)換電路進(jìn)一步包括命令轉(zhuǎn)換和同步電路，所述命令轉(zhuǎn)換和同步電路包括用于從所述處理器接收所述第一命令格式的所述存儲(chǔ)器系統(tǒng)命令并自動(dòng)將所述存儲(chǔ)器系統(tǒng)命令從所述第一命令格式變換成所述第二命令格式的XDR命令解碼邏輯和DDR命令編碼邏輯，其中所述XDR命令解碼邏輯采用列命令鎖存來自動(dòng)將所述第一命令格式的所述存儲(chǔ)器系統(tǒng)命令變換成所述第二命令格式，所述第一命令格式包括XDR格式的關(guān)聯(lián)地址和第一命令，所述第二命令格式包括DDR格式的關(guān)聯(lián)地址和第二命令，并且其中采用所述列命令鎖存來針對丟棄XDR格式的所述存儲(chǔ)器系統(tǒng)命令的關(guān)聯(lián)地址的第二XDR列命令而進(jìn)行識(shí)別。14.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述轉(zhuǎn)換電路進(jìn)一步包括命令轉(zhuǎn)換和同步電路，并且通過連接到所述命令轉(zhuǎn)換和同步電路的極限輸入/輸出(XIO)鏈路接收所述存儲(chǔ)器系統(tǒng)命令，所述XIO鏈路由與所述處理器相關(guān)聯(lián)的XDR存儲(chǔ)器接口控制器進(jìn)行控制，并且其中所述設(shè)備進(jìn)一步包括連接到所述命令轉(zhuǎn)換和同步電路的DDR接口，所述DDR接口實(shí)現(xiàn)將所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令轉(zhuǎn)發(fā)到所述存儲(chǔ)器，并且其中所述命令轉(zhuǎn)換和同步電路進(jìn)一步包括由所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令選通的命令延遲線路，所述命令延遲線路輸出一個(gè)或多個(gè)時(shí)序信號(hào)，所述一個(gè)或多個(gè)時(shí)序信號(hào)實(shí)現(xiàn)對所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令的處理。15.根據(jù)權(quán)利要求14所述的設(shè)備，其中所述一個(gè)或多個(gè)時(shí)序信號(hào)包括用于所述轉(zhuǎn)換電路的數(shù)據(jù)流時(shí)序信號(hào)和用于所述存儲(chǔ)器的片上驅(qū)動(dòng)哭汰,卜狀吾16.根據(jù)權(quán)利要求11所述的設(shè)備，其中通過極限輸入/輸出(XIO)鏈路從所述處理器接收所述存儲(chǔ)器系統(tǒng)命令，所述XIO鏈路由與所述處理器相關(guān)聯(lián)的XDR存儲(chǔ)器接口控制器進(jìn)行控制，并且其中所述XDR存儲(chǔ)器接口控制器調(diào)節(jié)所述第一命令格式的所述存儲(chǔ)器系統(tǒng)命令的至少一個(gè)時(shí)序參數(shù)，從而滿足所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令的DDR時(shí)序要求。17.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第一命令格式的所述存儲(chǔ)器系統(tǒng)命令包括XDR格式的關(guān)聯(lián)地址和第一命令，并且所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令包括DDR格式的關(guān)聯(lián)地址和第二命令，并且其中所述轉(zhuǎn)換電路包括地址字段選擇邏輯，其從XDR格式的關(guān)聯(lián)地址選擇地址比特用于DDR格式的關(guān)聯(lián)地址中，所述地址字段選擇邏輯參考DDR大小配置寄存器來確定要基于所述存儲(chǔ)器的配置來將XDR格式的所述關(guān)聯(lián)地址的哪些行地址比特和列地址比特包括在DDR格式的所述關(guān)聯(lián)地址中。18.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述轉(zhuǎn)換電路進(jìn)一步包括數(shù)據(jù)流路徑，所述數(shù)據(jù)流路徑連接在與所述處理器相關(guān)聯(lián)的XDR數(shù)據(jù)接口和連接到所述存儲(chǔ)器的所述轉(zhuǎn)換電路的DDR接口之間，并且其中所述轉(zhuǎn)換電路生成數(shù)據(jù)流時(shí)序信號(hào)，所述數(shù)據(jù)流時(shí)序信號(hào)用于實(shí)現(xiàn)將數(shù)據(jù)從所述存儲(chǔ)器讀取到所述處理器的傳輸或者將數(shù)據(jù)從所述處理器寫入到所述存儲(chǔ)器的傳輸中的至少一個(gè)。19.一種系統(tǒng)，包括處理器，適合于生成第一命令格式的存儲(chǔ)器系統(tǒng)命令，所述第一命令格式包括極限數(shù)據(jù)速率(XDR)命令格式；存儲(chǔ)器，可由第二命令格式的存儲(chǔ)器系統(tǒng)命令訪問，所述第二命令格式包括雙倍數(shù)據(jù)速率(DDR)格式；以及轉(zhuǎn)換電路，連接到所述處理器和所述存儲(chǔ)器，用于將從所述處理器接收的所述第一命令格式的存儲(chǔ)器系統(tǒng)命令變換成用于轉(zhuǎn)發(fā)到所述存儲(chǔ)器的所述第二命令格式的存儲(chǔ)器系統(tǒng)命令。20.根據(jù)權(quán)利要求19所述的系統(tǒng)，其中所述處理器通過極限輸入/輸出(XIO)鏈路連接到所述轉(zhuǎn)換電路，并且其中所述轉(zhuǎn)換電路通過DDR鏈路連接到所述存儲(chǔ)器，并且其中所述轉(zhuǎn)換電路是轉(zhuǎn)換芯片。21.根據(jù)權(quán)利要求20所述的系統(tǒng)，其中所述轉(zhuǎn)換芯片包括命令轉(zhuǎn)換第一命令格式的所述存儲(chǔ)器系統(tǒng)命令并自動(dòng)將所述存儲(chǔ)器系統(tǒng)命令從所述第一命令格式變換成所述第二命令格式的XDR命令解碼邏輯和DDR命令編碼邏輯，其中所述XDR命令解碼邏輯采用列命令鎖存來自動(dòng)將所述存儲(chǔ)器系統(tǒng)命令從所述第一命令格式變換成所述第二命令格式，所述第一命令格式包括XDR格式的關(guān)聯(lián)地址和第一命令，所述第二命令格式包括DDR格式的關(guān)聯(lián)地址和第二命令，并且其中采用所述列命令鎖存來針對丟棄XDR格式的所述存儲(chǔ)器系統(tǒng)命令的關(guān)聯(lián)地址的第二XDR列命令而進(jìn)行識(shí)別。22.根據(jù)權(quán)利要求19所述的系統(tǒng)，其中所述轉(zhuǎn)換電路進(jìn)一步包括命令轉(zhuǎn)換和同步電路，并且通過連接到所述命令轉(zhuǎn)換和同步電路的極限輸入/輸出(XIO)鏈路接收所述存儲(chǔ)器系統(tǒng)命令，所述XIO鏈路由與所述處理器相關(guān)聯(lián)的XDR存儲(chǔ)器接口控制器進(jìn)行控制，并且其中所述轉(zhuǎn)換電路進(jìn)一步包括連接到所述命令轉(zhuǎn)換和同步電路的DDR接口，所述DDR接口實(shí)現(xiàn)將所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令轉(zhuǎn)發(fā)到所述存儲(chǔ)器，并且其中所述命令轉(zhuǎn)換和同步電路進(jìn)一步包括由所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令選通的命令延遲線路，所述命令延遲線路輸出一個(gè)或多個(gè)時(shí)序信號(hào)，所述一個(gè)或多個(gè)時(shí)序信號(hào)實(shí)現(xiàn)對所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令的處理，所述一個(gè)或多個(gè)時(shí)序信號(hào)包括用于所述轉(zhuǎn)換電路的數(shù)據(jù)流時(shí)序信號(hào)或用于所述存儲(chǔ)器的片上驅(qū)動(dòng)器終止信號(hào)中的至少一個(gè)信號(hào)。23.根據(jù)權(quán)利要求19所述的系統(tǒng)，其中通過極限輸入/輸出(XIO)鏈路從所述處理器接收所述存儲(chǔ)器系統(tǒng)命令，所述XIO鏈路由與所述處理器相關(guān)聯(lián)的XDR存儲(chǔ)器接口控制器進(jìn)行控制，并且其中所述XDR存儲(chǔ)器接口控制器調(diào)節(jié)所述第一命令格式的所述存儲(chǔ)器系統(tǒng)命令的至少一個(gè)時(shí)序參數(shù)，從而滿足所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令的DDR時(shí)序要求。24.根據(jù)權(quán)利要求19所述的系統(tǒng)，其中所述第一命令格式的所述存儲(chǔ)器系統(tǒng)命令包括XDR格式的關(guān)聯(lián)地址和第一命令，并且其中所述第二命令格式的所述存儲(chǔ)器系統(tǒng)命令包括DDR格式的關(guān)聯(lián)地址和第二命令，并且其中所述轉(zhuǎn)換電路包括地址字段選擇邏輯，其從XDR格式的所述關(guān)聯(lián)地址選擇地址比特用于DDR格式的所述關(guān)聯(lián)地址中，所述地址字段選擇邏輯參考DDR大小配置寄存器來確定要基于所述存儲(chǔ)器的配置來將XDR格式的所述關(guān)聯(lián)地址的哪些行地址比特和列地址比特包括在DDR格式的所述關(guān)聯(lián)地址中。全文摘要本發(fā)明提供了一種用于接口連接處理器和存儲(chǔ)器的命令轉(zhuǎn)換方法、設(shè)備和系統(tǒng)。該處理器發(fā)起極限數(shù)據(jù)速率(XDR)命令格式的存儲(chǔ)器系統(tǒng)命令，其由該命令轉(zhuǎn)換方法、設(shè)備和系統(tǒng)自動(dòng)變換成用于轉(zhuǎn)發(fā)到存儲(chǔ)器的雙倍數(shù)據(jù)速率(DDR)格式的存儲(chǔ)器系統(tǒng)命令。與將存儲(chǔ)器系統(tǒng)命令變換成DDR命令格式相關(guān)聯(lián)的是控制提供給存儲(chǔ)器接口的一個(gè)或多個(gè)信號(hào)的時(shí)序，該一個(gè)或多個(gè)信號(hào)與處理DDR命令格式的存儲(chǔ)器系統(tǒng)命令相關(guān)聯(lián)。處理器與XDR存儲(chǔ)器接口控制器相關(guān)聯(lián)，該XDR存儲(chǔ)器接口控制器調(diào)節(jié)XDR命令格式的存儲(chǔ)器系統(tǒng)命令的一個(gè)或多個(gè)時(shí)序參數(shù)，從而滿足DDR命令格式的存儲(chǔ)器系統(tǒng)命令的DDR時(shí)序要求。文檔編號(hào)G06F3/06GK101256472SQ20081008098公開日2008年9月3日申請日期2008年2月29日優(yōu)先權(quán)日2007年3月1日發(fā)明者D·A·諾加德,J·D·艾里什,M·D·貝洛斯,T·奧茲古納申請人:國際商業(yè)機(jī)器公司