專(zhuān)利名稱(chēng)：存儲(chǔ)器接口和存儲(chǔ)器接口的操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器接口和存儲(chǔ)器接口的操作方法。
背景技術(shù)：
隨著信息處理技術(shù)的進(jìn)步，半導(dǎo)體存儲(chǔ)器件已經(jīng)發(fā)展到可以獲得高速度操作和低功率消耗量。在此種半導(dǎo)體存儲(chǔ)器件中，為了實(shí)現(xiàn)高速數(shù)據(jù)通信，采用了數(shù)據(jù)選通信號(hào)(DQS)。使用數(shù)據(jù)選通信號(hào)(DQS)的半導(dǎo)體存儲(chǔ)器件的示例是諸如具有Gpbs帶寬的數(shù)據(jù)傳輸速率的DDR2 (雙倍數(shù)據(jù)速率)SDRAM (同步DRAM)和DDR3 SDRAM。 通常，存儲(chǔ)器接口被提供在半導(dǎo)體存儲(chǔ)器件和CPU之間。基于包括擴(kuò)展互連的板安裝模擬的結(jié)果，在電路板上安裝存儲(chǔ)器接口。近年來(lái)，在半導(dǎo)體存儲(chǔ)器件中，即使實(shí)現(xiàn)了根據(jù)模擬結(jié)果的安裝，但是根據(jù)具有由數(shù)據(jù)速率的增加而導(dǎo)致的較低的電源電壓和較快的系統(tǒng)時(shí)鐘信號(hào)的安裝板的溫度和安裝布線(xiàn)的相對(duì)精確度，仍然出現(xiàn)輸入/輸出緩沖器的延遲時(shí)間的變化。因此，存在用于存儲(chǔ)器接口電路的需求，即，在LSI完成之后該存儲(chǔ)器接口電路能夠根據(jù)輸入/輸出緩沖器的個(gè)體差異來(lái)調(diào)整延遲時(shí)間。 例如，為了正確地從具有Gbps帶寬的數(shù)據(jù)傳輸速率的存儲(chǔ)器中讀取數(shù)據(jù)/將數(shù)據(jù)寫(xiě)入具有Gbps帶寬的數(shù)據(jù)傳輸速率的存儲(chǔ)器中，必須正確地設(shè)計(jì)包括用于捕獲從存儲(chǔ)器中讀取的數(shù)據(jù)的觸發(fā)器的電路部分，和用于與系統(tǒng)時(shí)鐘信號(hào)同步地輸出來(lái)自于觸發(fā)器的數(shù)據(jù)的電路部分。為了確定已同步的數(shù)據(jù)的有效時(shí)段，已知計(jì)算往返延遲的技術(shù)，其中從存儲(chǔ)器控制器輸出的時(shí)鐘信號(hào)經(jīng)由存儲(chǔ)器(SDRAM)返回到存儲(chǔ)器控制器作為數(shù)據(jù)選通信號(hào)DQS(例如，專(zhuān)利文獻(xiàn)1)。 圖1是示出在專(zhuān)利文獻(xiàn)1 (日本專(zhuān)利申請(qǐng)公開(kāi)(JP-P2007-280289A)中描述的半導(dǎo)體器件的構(gòu)造的電路圖。在專(zhuān)利文獻(xiàn)1中，通過(guò)使用傳輸路徑上的反射波，獲取被傳輸?shù)诫p數(shù)據(jù)速率存儲(chǔ)器的數(shù)據(jù)選通信號(hào)DQS和時(shí)鐘信號(hào)CK和CK#的到達(dá)時(shí)間，并且確定基于數(shù)據(jù)選通信號(hào)和時(shí)鐘信號(hào)的到達(dá)時(shí)間而同步的數(shù)據(jù)的有效時(shí)段。因此，根據(jù)實(shí)際安裝狀態(tài)和連接環(huán)境，確定與系統(tǒng)時(shí)鐘信號(hào)同步的數(shù)據(jù)的有效時(shí)段。 專(zhuān)利文獻(xiàn)2(日本專(zhuān)利申請(qǐng)公開(kāi)(JP-P2007-12166A)描述關(guān)于能夠調(diào)整由于個(gè)體差異或者環(huán)境差異而導(dǎo)致的傳輸特性之間的差異的半導(dǎo)體器件的技術(shù)。專(zhuān)利文獻(xiàn)3(日本專(zhuān)利申請(qǐng)公開(kāi)(JP-P2008-52335A)描述關(guān)于接口電路的技術(shù)，該接口電路用于接收從諸如存儲(chǔ)器和LSI的半導(dǎo)體器件輸出的選通信號(hào)，和與選通信號(hào)同步的數(shù)據(jù)信號(hào)，并且用于調(diào)整用于鎖存數(shù)據(jù)信號(hào)的選通信號(hào)的相移量。 根據(jù)傳統(tǒng)的技術(shù)，測(cè)量延遲時(shí)間，并且基于測(cè)量結(jié)果來(lái)調(diào)整延遲時(shí)間。然而，根據(jù)傳統(tǒng)的技術(shù)，通過(guò)利用在它們的傳輸線(xiàn)上的反射，來(lái)測(cè)量數(shù)據(jù)選通信號(hào)和時(shí)鐘信號(hào)的延遲。為此，僅能夠測(cè)量在傳輸線(xiàn)上的到達(dá)時(shí)間和在接口側(cè)上的輸入緩沖器的延遲，并且在正常讀取操作時(shí)，將存儲(chǔ)器側(cè)和接口側(cè)上的輸出緩沖器的固定的延遲量以及抖動(dòng)考慮作為變化量，則不能夠執(zhí)行測(cè)量。 由于不能夠測(cè)量輸出緩沖器和存儲(chǔ)器的延遲時(shí)間，所以存在下述情況，S卩，由于無(wú)法預(yù)料的延遲時(shí)間的大變化導(dǎo)致不能夠獲得與內(nèi)部系統(tǒng)時(shí)鐘信號(hào)的同步。因此，在系統(tǒng)中出現(xiàn)誤差。在這樣的情況下，需要重新設(shè)計(jì)傳輸線(xiàn)和1/0緩沖器。 此外，分離地測(cè)量時(shí)鐘信號(hào)的延遲時(shí)間和數(shù)據(jù)選通信號(hào)的延遲時(shí)間。因此，延遲時(shí)間的測(cè)量誤差有時(shí)候被視為翻倍。

發(fā)明內(nèi)容
因此，本發(fā)明的主旨在于提供一種存儲(chǔ)器接口電路，在其中，在正常讀取操作時(shí)，
將存儲(chǔ)器側(cè)和接口側(cè)上的輸出緩沖器的固定的延遲量以及抖動(dòng)考慮作為變化量，可以執(zhí)行 在本發(fā)明的一個(gè)方面中，存儲(chǔ)器接口電路包括時(shí)鐘信號(hào)供給緩沖器，該時(shí)鐘信號(hào)供給緩沖器被構(gòu)造為通過(guò)傳輸線(xiàn)將通過(guò)基準(zhǔn)節(jié)點(diǎn)提供的系統(tǒng)時(shí)鐘信號(hào)發(fā)送到存儲(chǔ)器；數(shù)據(jù)選通緩沖器，該數(shù)據(jù)選通緩沖器被構(gòu)造為接收從存儲(chǔ)器提供的數(shù)據(jù)選通信號(hào)；系統(tǒng)時(shí)鐘同步電路，該系統(tǒng)時(shí)鐘同步電路被構(gòu)造為與系統(tǒng)時(shí)鐘信號(hào)同步地將從存儲(chǔ)器讀取的數(shù)據(jù)提供給邏輯電路；以及延遲檢測(cè)電路，該延遲檢測(cè)電路被提供在系統(tǒng)時(shí)鐘同步電路的前級(jí)，并且被構(gòu)造為檢測(cè)從時(shí)鐘信號(hào)供給緩沖器到數(shù)據(jù)選通緩沖器的傳輸延遲。延遲檢測(cè)電路基于系統(tǒng)時(shí)鐘信號(hào)的相位和從數(shù)據(jù)選通緩沖器輸出的數(shù)據(jù)選通信號(hào)的相位之間的差來(lái)生成指示傳輸延遲的相位差數(shù)據(jù)，并且將相位差數(shù)據(jù)提供給系統(tǒng)時(shí)鐘同步電路。系統(tǒng)時(shí)鐘同步電路基于相位差數(shù)據(jù)，通過(guò)移位系統(tǒng)時(shí)鐘信號(hào)來(lái)生成讀取時(shí)鐘信號(hào)，并且基于讀取時(shí)鐘信號(hào)來(lái)控制數(shù)據(jù)被提供給邏輯電路的供給時(shí)序。 在本發(fā)明的另一方面，通過(guò)經(jīng)由時(shí)鐘信號(hào)供給緩沖器將通過(guò)基準(zhǔn)節(jié)點(diǎn)提供的系統(tǒng)時(shí)鐘信號(hào)傳輸?shù)酱鎯?chǔ)器；通過(guò)數(shù)據(jù)選通緩沖器接收從存儲(chǔ)器提供的數(shù)據(jù)選通信號(hào)；通過(guò)提供在系統(tǒng)時(shí)鐘同步電路的前級(jí)的延遲檢測(cè)電路來(lái)檢測(cè)從時(shí)鐘信號(hào)供給緩沖器到數(shù)據(jù)選通緩沖器的傳輸延遲；通過(guò)系統(tǒng)時(shí)鐘同步電路與系統(tǒng)時(shí)鐘信號(hào)同步地將從存儲(chǔ)器讀取的數(shù)據(jù)提供給邏輯電路，從而實(shí)現(xiàn)存儲(chǔ)器接口電路的操作方法。通過(guò)基于系統(tǒng)時(shí)鐘信號(hào)的相位和從數(shù)據(jù)選通緩沖器輸出的數(shù)據(jù)選通信號(hào)的相位之間的差來(lái)生成指示傳輸延遲的相位差數(shù)據(jù)；并且通過(guò)將相位差數(shù)據(jù)提供給系統(tǒng)時(shí)鐘同步電路，從而實(shí)現(xiàn)檢測(cè)。通過(guò)基于相位差數(shù)據(jù)移位系統(tǒng)時(shí)鐘信號(hào)而生成讀取時(shí)鐘信號(hào)；并且通過(guò)基于讀取時(shí)鐘信號(hào)來(lái)控制數(shù)據(jù)被提供給邏輯電路時(shí)的供給時(shí)序，從而實(shí)現(xiàn)同步。 在本發(fā)明的又一方面，信息處理裝置包括存儲(chǔ)器模塊，該存儲(chǔ)器模塊被構(gòu)造為與存儲(chǔ)器時(shí)鐘信號(hào)同步地操作；邏輯電路，該邏輯電路被構(gòu)造為與系統(tǒng)時(shí)鐘信號(hào)同步地操作；以及存儲(chǔ)器接口電路，該存儲(chǔ)器接口電路被提供在存儲(chǔ)器模塊和邏輯電路之間。存儲(chǔ)器接口電路包括時(shí)鐘信號(hào)供給緩沖器，該時(shí)鐘信號(hào)供給緩沖器被構(gòu)造為通過(guò)傳輸線(xiàn)將通過(guò)基準(zhǔn)節(jié)點(diǎn)提供的系統(tǒng)時(shí)鐘信號(hào)發(fā)送到存儲(chǔ)器；數(shù)據(jù)選通緩沖器，該數(shù)據(jù)選通緩沖器被構(gòu)造為接收從存儲(chǔ)器模塊提供的數(shù)據(jù)選通信號(hào)；系統(tǒng)時(shí)鐘同步電路，該系統(tǒng)時(shí)鐘同步電路被構(gòu)造為與系統(tǒng)時(shí)鐘信號(hào)同步地將從存儲(chǔ)器模塊中讀取的數(shù)據(jù)提供給邏輯電路；以及延遲檢測(cè)電路，該延遲檢測(cè)電路被提供在系統(tǒng)時(shí)鐘同步電路的前級(jí)，并且被構(gòu)造為檢測(cè)從時(shí)鐘信號(hào)供給緩沖器到數(shù)據(jù)選通緩沖器的傳輸延遲。延遲檢測(cè)電路基于系統(tǒng)時(shí)鐘信號(hào)的相位和從數(shù)據(jù)選通緩沖器輸出的數(shù)據(jù)選通信號(hào)的相位之間的差來(lái)生成指示傳輸延遲的相位差數(shù)據(jù)，并且將相位差數(shù)據(jù)提供給系統(tǒng)時(shí)鐘同步電路。系統(tǒng)時(shí)鐘同步電路基于相位差數(shù)據(jù)，通過(guò)移位系統(tǒng)時(shí)鐘信號(hào)來(lái)生成讀取時(shí)鐘信號(hào)，并且基于讀取時(shí)鐘信號(hào)來(lái)控制數(shù)據(jù)被提供給邏輯電路時(shí)的供給時(shí)序。 根據(jù)本發(fā)明，當(dāng)存儲(chǔ)器模塊和存儲(chǔ)器接口被安裝在板上時(shí)，在不取決于基于板上的布線(xiàn)的狀態(tài)而變化的信號(hào)的飛行時(shí)間(flight time)(傳播時(shí)間)的情況下數(shù)據(jù)選通信號(hào)DQS能夠與系統(tǒng)時(shí)鐘信號(hào)SCLK同步。


結(jié)合附圖，從某些實(shí)施例的以下描述中，本發(fā)明的以上和其它方面、優(yōu)點(diǎn)和特征將更加明顯，其中 圖1是示出傳統(tǒng)的半導(dǎo)體器件的構(gòu)造的電路圖； 圖2是示出根據(jù)本發(fā)明的實(shí)施例的計(jì)算機(jī)系統(tǒng)的構(gòu)造的框圖； 圖3是示出本實(shí)施例中的存儲(chǔ)器和存儲(chǔ)器接口的構(gòu)造的電路圖； 圖4是示出圖3中所示的延遲檢測(cè)電路中的期望值匹配電路和信號(hào)生成電路的構(gòu)
造的框圖； 圖5是示出圖3中所示的系統(tǒng)時(shí)鐘同步電路的構(gòu)造的框 圖6是示出圖5中所示的移相器的構(gòu)造的框 圖7是示意性地示出本實(shí)施例中的存儲(chǔ)器接口的操作的流程 圖8是示出在圖7中的步驟S101或者步驟S102的操作的流程 圖9是示出檢測(cè)數(shù)據(jù)選通信號(hào)DQS的下降沿的操作的時(shí)序圖的 圖10是示出檢測(cè)數(shù)據(jù)選通信號(hào)DQS的上升沿的操作的時(shí)序圖的 圖11是示出期望值匹配的操作的時(shí)序圖的 圖12是示出讀取數(shù)據(jù)的操作的時(shí)序圖的圖；以及 圖13是示出在沒(méi)有應(yīng)用本發(fā)明的構(gòu)造的情況下的存儲(chǔ)器接口的操作的時(shí)序圖的圖。
具體實(shí)施例方式
在下文中，將會(huì)參考附圖描述本發(fā)明的存儲(chǔ)器接口 。在附圖中，將相同的附圖標(biāo)記指定給相同的構(gòu)件并且省略了多余的描述。 圖2是示出其中安裝了本實(shí)施例中的存儲(chǔ)器接口 11的計(jì)算機(jī)系統(tǒng)1的構(gòu)造的框圖。計(jì)算機(jī)系統(tǒng)1是支持包括存儲(chǔ)器接口 11的芯片組，并且能夠執(zhí)行諸如輸入、輸出、存儲(chǔ)、計(jì)算以及控制的功能的信息處理系統(tǒng)。計(jì)算機(jī)系統(tǒng)1包括CPU 2、存儲(chǔ)器橋3、 1/0橋4、存儲(chǔ)器5、圖形卡6、HDD 7、開(kāi)關(guān)8、外圍設(shè)備9以及本地I/0 10。 CPU 2是中央處理單元，其被提供在形成本實(shí)施例中的計(jì)算機(jī)系統(tǒng)1的信息處理系統(tǒng)主體中。CPU 2執(zhí)行被提供在計(jì)算機(jī)系統(tǒng)1中的各種設(shè)備的控制和數(shù)據(jù)處理。CPU 2解釋并且計(jì)算從輸入設(shè)備(未示出)接收到的數(shù)據(jù)，并且將計(jì)算結(jié)果輸出至輸出設(shè)備(未
示出)。 存儲(chǔ)器橋3還被稱(chēng)為北橋，并且將CPU 2和存儲(chǔ)器5互連，以橋接數(shù)據(jù)。存儲(chǔ)器橋3將CPU 2和擴(kuò)展總線(xiàn)互連，以橋接數(shù)據(jù)。I/O橋4被稱(chēng)為南橋，其與各種I/O控制器協(xié)同工作，并且使用擴(kuò)展總線(xiàn)來(lái)橋接數(shù)據(jù)。
存儲(chǔ)器5被稱(chēng)為主存儲(chǔ)器單元(主存儲(chǔ)器)，并且將數(shù)據(jù)和程序存儲(chǔ)在計(jì)算機(jī)系統(tǒng)1中。存儲(chǔ)器5具有其中CPU(中央處理單元)能夠直接讀取并且寫(xiě)入數(shù)據(jù)的區(qū)域。在下面的實(shí)施例中，存儲(chǔ)器5是諸如DDR3 SDRAM的高速半導(dǎo)體存儲(chǔ)器件。
圖形卡6是用于將數(shù)據(jù)顯示在計(jì)算機(jī)系統(tǒng)1的輸出單元(例如，液晶顯示器)上的電路板。圖形卡6通過(guò)存儲(chǔ)器橋3被連接至CPU 2，并且響應(yīng)于來(lái)自于CPU 2的命令將屏幕顯示提供給用戶(hù)。HDD 7是輔助存儲(chǔ)器，即使在關(guān)閉電源之后其也能夠繼續(xù)保持其中的信息。在本實(shí)施例中的計(jì)算機(jī)系統(tǒng)1中，除了HDD 7之外的諸如閃速存儲(chǔ)器的非易失性半導(dǎo)體存儲(chǔ)器件也可以被用作輔助存儲(chǔ)器件。外圍設(shè)備9是通過(guò)開(kāi)關(guān)8被連接至I/O橋4的外部輸入/輸出單元。本地1/0 IO是計(jì)算機(jī)系統(tǒng)I本身固有的外圍設(shè)備。
如圖2中所示，存儲(chǔ)器橋3包括存儲(chǔ)器接口 11、CPU接口和圖形接口。存儲(chǔ)器接口11被連接至存儲(chǔ)器5，并且控制將數(shù)據(jù)寫(xiě)入存儲(chǔ)器5和從存儲(chǔ)器5讀取數(shù)據(jù)。CPU接口被連接至CPU 2，并且用于接收來(lái)自于CPU 2的命令并且將數(shù)據(jù)提供給CPU 2。圖形接口被連接至圖形卡6，并且控制將圖像數(shù)據(jù)提供給圖形卡6。 圖3是示出本實(shí)施例中的存儲(chǔ)器接口 11和被連接至存儲(chǔ)器接口 11的存儲(chǔ)器5的構(gòu)造的電路圖。存儲(chǔ)器接口 11通過(guò)傳輸線(xiàn)被連接至存儲(chǔ)器5。傳輸線(xiàn)被構(gòu)造為正確地執(zhí)行存儲(chǔ)器5和存儲(chǔ)器接口 11之間的數(shù)據(jù)通信。 時(shí)鐘傳輸線(xiàn)12將來(lái)自于存儲(chǔ)器接口 11的時(shí)鐘信號(hào)CK傳輸?shù)酱鎯?chǔ)器5。數(shù)據(jù)選通傳輸線(xiàn)13在存儲(chǔ)器5和存儲(chǔ)器接口 11之間傳輸數(shù)據(jù)選通信號(hào)DQS。數(shù)據(jù)傳輸線(xiàn)14在存儲(chǔ)器5和存儲(chǔ)器接口 11之間傳輸數(shù)據(jù)信號(hào)DQ。 存儲(chǔ)器5包括時(shí)鐘信號(hào)緩沖器15、數(shù)據(jù)選通發(fā)射/接收電路16、以及數(shù)據(jù)發(fā)射/接收電路17。時(shí)鐘信號(hào)緩沖器15通過(guò)時(shí)鐘信號(hào)傳輸線(xiàn)12將時(shí)鐘信號(hào)CK提供給存儲(chǔ)器5的內(nèi)部。 數(shù)據(jù)選通發(fā)射/接收電路16包括第一數(shù)據(jù)選通緩沖器16-1和第二數(shù)據(jù)選通緩沖器16-2。第一數(shù)據(jù)選通緩沖器16-1通過(guò)數(shù)據(jù)選通傳輸線(xiàn)13將來(lái)自于存儲(chǔ)器5的數(shù)據(jù)選通信號(hào)DQS提供給存儲(chǔ)器接口 11。第二數(shù)據(jù)選通緩沖器16-2通過(guò)數(shù)據(jù)選通傳輸線(xiàn)13將來(lái)自于存儲(chǔ)器接口 11的數(shù)據(jù)選通信號(hào)DQS提供給存儲(chǔ)器5。 數(shù)據(jù)發(fā)射/接收電路17包括第一數(shù)據(jù)緩沖器17-1和第二數(shù)據(jù)緩沖器17-2。第一數(shù)據(jù)緩沖器17-1通過(guò)數(shù)據(jù)傳輸線(xiàn)14將來(lái)自于存儲(chǔ)器5的數(shù)據(jù)信號(hào)DQ提供給存儲(chǔ)器接口11。第二數(shù)據(jù)緩沖器17-2通過(guò)數(shù)據(jù)傳輸線(xiàn)14將來(lái)自于存儲(chǔ)器接口 11的數(shù)據(jù)信號(hào)DQ提供給存儲(chǔ)器5。 存儲(chǔ)器接口 11包括延遲檢測(cè)電路18、系統(tǒng)時(shí)鐘同步電路19、串行/并行轉(zhuǎn)換電路24、并行/串行轉(zhuǎn)換電路25、DLL電路26、邏輯電路27、邏輯電路28、分頻電路29、PLL電路31、反相器32、第一 OR電路33以及第一 AND電路34。 延遲檢測(cè)電路18包括信號(hào)生成電路36、期望值匹配電路37、以及運(yùn)算電路35。延遲檢測(cè)電路18被連接至反相器32的輸入端和第一 AND電路34的輸入。反相器32的輸出端被連接至第一 OR電路33的輸入。第一 AND電路34的輸出和第一 OR電路33的輸出被連接至延遲檢測(cè)電路18。 延遲檢測(cè)電路18接收從第一AND電路34提供的第一屏蔽數(shù)據(jù)選通MSKDQS和從第一OR電路33提供的第二屏蔽數(shù)據(jù)選通MSKDQS1。延遲檢測(cè)電路18被連接至PLL 31。延遲檢測(cè)電路18接收從PLL 31提供的高速時(shí)鐘信號(hào)HSCLK。延遲檢測(cè)電路18被連接至系統(tǒng) 時(shí)鐘同步電路19，并且將延遲檢測(cè)的結(jié)果提供給系統(tǒng)時(shí)鐘同步電路19。
系統(tǒng)時(shí)鐘同步電路19包括諸如彈性緩沖器的電路。系統(tǒng)時(shí)鐘同步電路19被連接 至延遲檢測(cè)電路18、串行/并行轉(zhuǎn)換電路24、分頻電路29、 PLL 31以及邏輯部27。串行/ 并行轉(zhuǎn)換電路24將從存儲(chǔ)器5傳輸?shù)臄?shù)據(jù)信號(hào)IDQ(串行數(shù)據(jù))轉(zhuǎn)換成并行數(shù)據(jù)，并且將 該并行數(shù)據(jù)提供給系統(tǒng)時(shí)鐘同步電路19。系統(tǒng)時(shí)鐘同步電路19接收系統(tǒng)時(shí)鐘信號(hào)SCLK和 高速時(shí)鐘信號(hào)HSCLK。系統(tǒng)時(shí)鐘同步電路19基于通過(guò)延遲檢測(cè)電路18的延遲檢測(cè)的結(jié)果 來(lái)對(duì)從串行/并行轉(zhuǎn)換電路24提供的初始讀取數(shù)據(jù)RDr和系統(tǒng)時(shí)鐘信號(hào)SCLK進(jìn)行同步。
并行/串行轉(zhuǎn)換電路25將從邏輯電路28傳輸?shù)牟⑿袛?shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)的數(shù)據(jù) 信號(hào)0DQ。 DLL電路26被連接至第一 AND電路34的輸出，并且控制從第一 AND電路34提 供的第一屏蔽數(shù)據(jù)選通MSKDQS的相位，并且然后，將第一屏蔽數(shù)據(jù)選通MSKDQS提供給串行 /并行轉(zhuǎn)換電路24。邏輯電路27被連接至系統(tǒng)時(shí)鐘同步電路19和分頻電路29，并且與系 統(tǒng)時(shí)鐘信號(hào)SCLK同步地接收從系統(tǒng)時(shí)鐘同步電路19提供的數(shù)據(jù)。 存儲(chǔ)器接口 11包括數(shù)據(jù)發(fā)射/接收電路21、數(shù)據(jù)選通發(fā)射/接收電路22以及時(shí) 鐘信號(hào)緩沖器23。數(shù)據(jù)發(fā)射/接收電路21包括第一數(shù)據(jù)緩沖器21-1和第二數(shù)據(jù)緩存器 21-2。第一數(shù)據(jù)緩沖器21-1接收通過(guò)數(shù)據(jù)傳輸線(xiàn)14從存儲(chǔ)器5傳輸?shù)臄?shù)據(jù)信號(hào)DQ，并且 將該數(shù)據(jù)信號(hào)IDQ提供給串行/并行轉(zhuǎn)換電路24。第二數(shù)據(jù)緩存器21-2通過(guò)數(shù)據(jù)傳輸線(xiàn) 14將從并行/串行轉(zhuǎn)換電路25提供的數(shù)據(jù)信號(hào)0DQ傳輸?shù)酱鎯?chǔ)器5。
數(shù)據(jù)選通發(fā)射/接收電路22包括第一數(shù)據(jù)選通緩沖器22-1和第二數(shù)據(jù)選通緩沖 器22-2。第一數(shù)據(jù)選通緩沖器22-1接收通過(guò)數(shù)據(jù)選通傳輸線(xiàn)13從存儲(chǔ)器5傳輸?shù)臄?shù)據(jù) 選通信號(hào)IDQS，并且將該數(shù)據(jù)選通信號(hào)IDQS提供給第一 AND電路34。第二數(shù)據(jù)選通緩沖 器22-2通過(guò)數(shù)據(jù)選通傳輸線(xiàn)13將從PLL電路31提供的高速時(shí)鐘信號(hào)HSCLK傳輸?shù)酱鎯?chǔ) 器5。 時(shí)鐘信號(hào)緩沖器23通過(guò)時(shí)鐘信號(hào)傳輸線(xiàn)12將從PLL電路31提供的高速時(shí)鐘信號(hào) HSCLK作為時(shí)鐘信號(hào)CK傳輸?shù)酱鎯?chǔ)器5。時(shí)鐘信號(hào)緩沖器23具有時(shí)鐘信號(hào)緩沖器23中的 信號(hào)從輸入到輸出的傳播延遲時(shí)間Tpd0。時(shí)鐘信號(hào)傳輸線(xiàn)12具有在時(shí)鐘信號(hào)傳輸線(xiàn)12上 傳輸?shù)男盘?hào)的傳播延遲時(shí)間Tpdl。包括在時(shí)鐘信號(hào)緩沖器15和第一數(shù)據(jù)選通緩沖器16-1 之間的路徑具有從時(shí)鐘信號(hào)緩沖器15的輸入到第一數(shù)據(jù)選通緩沖器16-1的輸出的路徑中 的傳播延遲時(shí)間Tpd2。數(shù)據(jù)選通傳輸線(xiàn)13具有在數(shù)據(jù)選通傳輸線(xiàn)13上傳輸?shù)男盘?hào)的傳播 延遲時(shí)間Tpd3。第一數(shù)據(jù)選通緩沖器22-1具有在從第一數(shù)據(jù)選通緩沖器22-1的輸入到輸 出的路徑上傳輸?shù)男盘?hào)的傳播延遲時(shí)間Tpd4。 圖4是示出在延遲檢測(cè)電路18中的期望值匹配電路37和信號(hào)生成電路36的構(gòu) 造的框圖。如圖4中所示，信號(hào)生成電路36基于高速時(shí)鐘信號(hào)HSCLK和外部命令，生成基 準(zhǔn)屏蔽信號(hào)生成命令MASK_neg和被反轉(zhuǎn)的基準(zhǔn)屏蔽信號(hào)生成命令MAKS_pos。信號(hào)生成電 路36基于基準(zhǔn)屏蔽信號(hào)生成命令MASK_neg和被反轉(zhuǎn)的基準(zhǔn)屏蔽信號(hào)生成命令MAKS_pos， 生成基準(zhǔn)屏蔽信號(hào)MASK_raw和屏蔽信號(hào)MASK。信號(hào)生成電路36將基準(zhǔn)屏蔽信號(hào)MASK_raw 提供給在第一 OR電路33的前級(jí)中的反相器32。同樣，信號(hào)生成電路36將屏蔽信號(hào)MASK 提供給第一AND電路34。 第一 AND電路34響應(yīng)于從第一數(shù)據(jù)選通緩沖器22_1提供的數(shù)據(jù)選通信號(hào)DQS和屏蔽信號(hào)MASK，輸出第一屏蔽數(shù)據(jù)選通MSKDQS。第一 OR電路33響應(yīng)于從第一數(shù)據(jù)選通緩 沖器22-1提供的數(shù)據(jù)選通信號(hào)DQS和被反轉(zhuǎn)的基準(zhǔn)屏蔽信號(hào)MASK_raw，輸出第二屏蔽數(shù)據(jù) 選通MS國(guó)Sl。 期望值匹配電路37包括第一移位寄存器和第二移位寄存器。第一移位寄存器基 于第一屏蔽數(shù)據(jù)選通MSKDQS保持值，并且輸出被保持的值作為移位數(shù)據(jù)選通Shift_dqst。 第二移位寄存器基于第二屏蔽數(shù)據(jù)選通MSKDQS1保持值，并且輸出被保持的值作為被反轉(zhuǎn) 的移位數(shù)據(jù)選通shift_dqsb。 圖5是示出系統(tǒng)時(shí)鐘同步電路19的構(gòu)造的框圖。系統(tǒng)時(shí)鐘同步電路19被布置在 串行/并行轉(zhuǎn)換電路24后面的級(jí)中，并且接收從串行/并行轉(zhuǎn)換電路24提供的并行數(shù)據(jù)。 如圖5中所示，系統(tǒng)時(shí)鐘同步電路19包括移相器41、第一數(shù)據(jù)保持電路42、以及第二數(shù)據(jù) 保持電路43。第一數(shù)據(jù)保持電路42響應(yīng)于讀取時(shí)鐘信號(hào)rclk鎖存從串行/并行轉(zhuǎn)換電路 24提供的初始讀取數(shù)據(jù)RDr。第二數(shù)據(jù)保持電路43響應(yīng)于系統(tǒng)時(shí)鐘信號(hào)SCLK鎖存被保持 在第一數(shù)據(jù)保持電路42中的數(shù)據(jù)。移相器41生成要被提供給第一數(shù)據(jù)保持電路42的讀 取時(shí)鐘信號(hào)rclk。移相器41基于通過(guò)延遲檢測(cè)電路18的延遲檢測(cè)的結(jié)果，生成讀取時(shí)鐘 信號(hào)rclk。 圖6是示出移相器41的構(gòu)造的框圖。移相器41包括寄存器組44和選擇器組45。 如圖6中所示，移相器41將通過(guò)延遲檢測(cè)電路18的延遲檢測(cè)的結(jié)果轉(zhuǎn)換成與系統(tǒng)時(shí)鐘信 號(hào)SCLK有關(guān)的相位偏移量，并且將讀取時(shí)鐘信號(hào)rclk移位到滿(mǎn)足建立和保持的位置。
圖7是示意性地示出本實(shí)施例中的存儲(chǔ)器接口 11的操作的流程圖。如圖7中所 示，在步驟S101，檢測(cè)數(shù)據(jù)選通信號(hào)DQS的第一下降沿。在步驟S102，搜索數(shù)據(jù)選通信號(hào) DQS的最后上升沿(數(shù)據(jù)選通信號(hào)DQS的有效時(shí)段)。 圖8是詳細(xì)地示出在步驟S101和步驟S102的操作的流程圖。如在圖8中的步驟 S201中所示，使用通過(guò)高速時(shí)鐘信號(hào)HSCLK移位的屏蔽信號(hào)MASK，在相同的移位位置執(zhí)行 讀取操作。在步驟S202，確定在由標(biāo)準(zhǔn)定義的抖動(dòng)測(cè)量時(shí)間期間是否重復(fù)讀取操作N次。 當(dāng)確定在抖動(dòng)測(cè)量時(shí)間的期間執(zhí)行讀取操作N次時(shí)，確定是否已經(jīng)完成屏蔽信號(hào)MASK的移 位操作(步驟S203、S204)。當(dāng)已經(jīng)完成屏蔽信號(hào)MASK的移位操作時(shí)，控制流程進(jìn)入到圖7 中的步驟S103。 返回到圖7，在步驟S103，確定數(shù)據(jù)選通信號(hào)DQS和系統(tǒng)時(shí)鐘信號(hào)SCLK之間的相 位差?；诋?dāng)屏蔽數(shù)據(jù)選通信號(hào)DQS時(shí)的數(shù)據(jù)選通信號(hào)DQS的沿?cái)?shù)目的變化(消失的數(shù) 目)和移位位置，執(zhí)行在步驟S103的操作。因此，考慮到抖動(dòng)，系統(tǒng)時(shí)鐘同步電路19能夠 將到系統(tǒng)時(shí)鐘信號(hào)的傳遞(delivery)時(shí)間設(shè)置為最小值，同時(shí)滿(mǎn)足建立/保持。為此，能 夠完全地最小化到讀取請(qǐng)求的系統(tǒng)的響應(yīng)時(shí)間。 圖9是示出數(shù)據(jù)選通信號(hào)DQS的檢測(cè)下降沿的操作的時(shí)序圖的圖。如圖9中所示， 對(duì)屏蔽信號(hào)MASK進(jìn)行移位，同時(shí)在一個(gè)突發(fā)中重復(fù)讀取請(qǐng)求。響應(yīng)于屏蔽信號(hào)MASK的移 位操作，檢測(cè)DQS的下降沿，并且以作為系統(tǒng)時(shí)鐘信號(hào)的高速時(shí)鐘信號(hào)HSCLK為間隔來(lái)確定 屏蔽信號(hào)MASK的起始位置。 通過(guò)期望值匹配電路37的第一移位寄存器的值(shift—dqst[3:0])計(jì)算下降沿 的數(shù)目。參考圖9，在屏蔽信號(hào)MASK的初始位置處，移位寄存器值的初始值是"0000"。這 時(shí)，在有效屏蔽信號(hào)MASK期間，響應(yīng)于數(shù)據(jù)選通信號(hào)DQS的每個(gè)脈沖，將"l"設(shè)置到第一移位寄存器的保持電路。因此，在移位寄存器值從"0111"變成"1111"的位置被確定為屏蔽 信號(hào)MASK的起始位置。 圖10是示出檢測(cè)數(shù)據(jù)選通信號(hào)DQS的上升沿的操作的時(shí)序圖的圖。如圖10中所 示，與檢測(cè)下降沿的操作一樣，檢測(cè)數(shù)據(jù)選通信號(hào)DQS的上升沿。以作為系統(tǒng)時(shí)鐘信號(hào)的高 速時(shí)鐘信號(hào)HSCLK為間隔來(lái)確定屏蔽信號(hào)MASK的釋放位置。屏蔽信號(hào)MASK的釋放位置位 于期望值匹配電路37的第二移位寄存器的值(shift_dqsb[3:0])從"llll"變成"Olll" 的位置之前一個(gè)脈沖(0.5tCK)的位置。 圖11是示出在上升沿和下降沿的上述檢測(cè)期間執(zhí)行的期望值匹配操作的時(shí)序 圖的圖。如上所述，在本實(shí)施例中，在數(shù)據(jù)選通信號(hào)DQS的上升沿和下降沿的檢測(cè)中，在 一個(gè)移位操作中，重復(fù)讀取操作N次(N是與由標(biāo)準(zhǔn)定義的抖動(dòng)測(cè)試時(shí)間相對(duì)應(yīng)的數(shù)目)。 例如，在DDR3SDRAM中，讀取操作被執(zhí)行所定義的200次。這時(shí)，執(zhí)行期望值匹配，shift_ dqst[3:0]的期望值和shift_dqsb[3:0]的期望值相匹配，并且移除不確定區(qū)域，在不確定 區(qū)域期間，由于抖動(dòng)因素獲得期望值，或者由于抖動(dòng)因素而沒(méi)有獲得期望值。
圖12是示出本實(shí)施例中的通過(guò)存儲(chǔ)器接口 11來(lái)讀取數(shù)據(jù)的操作的時(shí)序圖的圖。 如上所述，基于數(shù)據(jù)選通信號(hào)DQS的第一上升位置和數(shù)據(jù)選通信號(hào)DQS的最后下降位置的 兩個(gè)測(cè)量結(jié)果，確定一個(gè)突發(fā)的屏蔽信號(hào)MASK中的數(shù)據(jù)選通信號(hào)DQS的有效時(shí)段。參考圖 12，基于數(shù)據(jù)選通信號(hào)DQS的有效時(shí)段，指定表示數(shù)據(jù)選通信號(hào)DQS的時(shí)鐘信號(hào)域中的串 行/并行轉(zhuǎn)換電路24的數(shù)據(jù)的輸出時(shí)序與系統(tǒng)時(shí)鐘信號(hào)SCLK之間的相位差的相位差數(shù)據(jù) P[n:O]。該值被轉(zhuǎn)換成與系統(tǒng)時(shí)鐘同步電路19的系統(tǒng)時(shí)鐘信號(hào)SCLK有關(guān)的移相量，并且 在滿(mǎn)足建立和保持的位置移位讀取時(shí)鐘信號(hào)rclk。根據(jù)讀取時(shí)鐘信號(hào)rclk，鎖存被在數(shù)據(jù) 選通信號(hào)DQS域中轉(zhuǎn)化為并行的數(shù)據(jù)(初始讀取數(shù)據(jù)RDr [7:0])，并且生成與系統(tǒng)時(shí)鐘信號(hào) SCLK同步接收到的數(shù)據(jù)(讀取數(shù)據(jù)RDs[7:0])。
[比較示例] 在下面將會(huì)描述有助于本實(shí)施例的理解的比較示例。圖13是示出在沒(méi)有應(yīng)用本 實(shí)施例中的構(gòu)造的情況下的存儲(chǔ)器接口的操作的時(shí)序圖的圖。圖13示出進(jìn)行理想實(shí)現(xiàn)的 情況下的操作，和進(jìn)行非理性實(shí)現(xiàn)的情況下的操作。 與第一實(shí)現(xiàn)相對(duì)應(yīng)的時(shí)序圖示出讀取數(shù)據(jù)的理想操作。例如，在傳輸線(xiàn)中的延遲 時(shí)間(傳播延遲時(shí)間Tpdl或者傳播延遲時(shí)間Tpd3)和10緩沖器的延遲時(shí)間(傳播延遲時(shí) 間TpdO或者傳播延遲時(shí)間Tpd4)、或者由于存儲(chǔ)器的響應(yīng)導(dǎo)致的延遲時(shí)間(例如，傳播延遲 時(shí)間Tpd2)較短的情況下，執(zhí)行時(shí)序圖中的操作。參考圖13，在讀取數(shù)據(jù)的理想操作中，在 l[tCK]中完成對(duì)數(shù)據(jù)讀取的響應(yīng)。 然而，由于LSI的實(shí)現(xiàn)而導(dǎo)致不能執(zhí)行理想數(shù)據(jù)讀取操作。與第二實(shí)現(xiàn)相對(duì)應(yīng)的 時(shí)序圖示出讀取數(shù)據(jù)的非理想的操作。。例如，在10緩沖器的延遲時(shí)間(傳播延遲時(shí)間TpdO 或者傳播延遲時(shí)間Tpd4)、在傳輸線(xiàn)中的延遲時(shí)間(傳播延遲時(shí)間Tpdl或者傳播延遲時(shí)間 Tpd3)、或者由于存儲(chǔ)器的響應(yīng)導(dǎo)致的延遲時(shí)間(例如，傳播延遲時(shí)間Tpd2)較長(zhǎng)的情況下， 執(zhí)行時(shí)序圖中的操作。參考圖13，在這樣的情況下，即使當(dāng)系統(tǒng)時(shí)鐘信號(hào)超過(guò)一個(gè)周期，也 沒(méi)有完成對(duì)數(shù)據(jù)讀取的響應(yīng)。 通過(guò)應(yīng)用本實(shí)施例中的存儲(chǔ)器接口 ll，能夠解決上述缺點(diǎn)。在存儲(chǔ)器接口 11中， 在PLL電路后面的級(jí)中定義基準(zhǔn)節(jié)點(diǎn)的情況下，被設(shè)置在接口側(cè)的延遲檢測(cè)電路18檢測(cè)在從其的基準(zhǔn)節(jié)點(diǎn)到輸出第一屏蔽數(shù)據(jù)選通MSKDQS的輸出節(jié)點(diǎn)的路徑中的延遲。因此，能夠 測(cè)量根據(jù)諸如板上的布線(xiàn)的長(zhǎng)度的實(shí)現(xiàn)而發(fā)生變化的信號(hào)的飛行時(shí)間(傳輸時(shí)間)。由于 存儲(chǔ)器接口 ll基于測(cè)量結(jié)果使讀取數(shù)據(jù)與內(nèi)部時(shí)鐘信號(hào)同步，所以能夠自動(dòng)地執(zhí)行用于 最小化讀取響應(yīng)時(shí)間的設(shè)置。 因此，通過(guò)在正常使用之前執(zhí)行延遲檢測(cè)測(cè)試流程，本實(shí)施例中的存儲(chǔ)器接 口 11能夠單獨(dú)地測(cè)量用于每種實(shí)現(xiàn)的傳輸延遲，并且基于測(cè)量結(jié)果允許內(nèi)部電路尋址 (address)延遲值。為此，不需要重新設(shè)計(jì)板，這對(duì)于減少成本是有效的。此外，通過(guò)單獨(dú)地 測(cè)量用于每種實(shí)現(xiàn)的傳輸延遲，并且基于測(cè)量結(jié)果允許內(nèi)部電路尋址延遲值，在大規(guī)模生 成時(shí)能夠改變初始設(shè)計(jì)的存儲(chǔ)器的級(jí)別。此外，本實(shí)施例中的存儲(chǔ)器接口 ll考慮諸如隨機(jī) 抖動(dòng)的抖動(dòng)分量。為此，不需要設(shè)計(jì)時(shí)的過(guò)多的裕量，這對(duì)簡(jiǎn)化DDR接口的系統(tǒng)設(shè)計(jì)來(lái)說(shuō)是 有效的。 本實(shí)施例中的存儲(chǔ)器接口響應(yīng)于數(shù)據(jù)選通信號(hào)控制從存儲(chǔ)器讀取數(shù)據(jù)/將數(shù)據(jù) 寫(xiě)入存儲(chǔ)器。只要被安裝在器件中的存儲(chǔ)器與數(shù)據(jù)選通信號(hào)兼容，則可以沒(méi)有限制地將存 儲(chǔ)器接口應(yīng)用于任何器件中。 已經(jīng)具體地描述了本發(fā)明的實(shí)施例。本發(fā)明不限于上述實(shí)施例，并且在不偏離主 題的前提下可以進(jìn)行各種修改。
權(quán)利要求
一種存儲(chǔ)器接口電路，包括時(shí)鐘信號(hào)供給緩沖器，所述時(shí)鐘信號(hào)供給緩沖器被構(gòu)造為通過(guò)傳輸線(xiàn)將通過(guò)基準(zhǔn)節(jié)點(diǎn)提供的系統(tǒng)時(shí)鐘信號(hào)發(fā)送到存儲(chǔ)器；數(shù)據(jù)選通緩沖器，所述數(shù)據(jù)選通緩沖器被構(gòu)造為接收從所述存儲(chǔ)器提供的數(shù)據(jù)選通信號(hào)；系統(tǒng)時(shí)鐘同步電路，所述系統(tǒng)時(shí)鐘同步電路被構(gòu)造為與所述系統(tǒng)時(shí)鐘信號(hào)同步地將從所述存儲(chǔ)器讀取的數(shù)據(jù)提供給邏輯電路；以及延遲檢測(cè)電路，所述延遲檢測(cè)電路被提供在所述系統(tǒng)時(shí)鐘同步電路的前級(jí)，并且被構(gòu)造為檢測(cè)從所述時(shí)鐘信號(hào)供給緩沖器到所述數(shù)據(jù)選通緩沖器的傳輸延遲，其中，所述延遲檢測(cè)電路基于所述系統(tǒng)時(shí)鐘信號(hào)的相位和從所述數(shù)據(jù)選通緩沖器輸出的所述數(shù)據(jù)選通信號(hào)的相位之間的差來(lái)生成指示所述傳輸延遲的相位差數(shù)據(jù)，并且將所述相位差數(shù)據(jù)提供給所述系統(tǒng)時(shí)鐘同步電路，并且所述系統(tǒng)時(shí)鐘同步電路基于所述相位差數(shù)據(jù)通過(guò)移位所述系統(tǒng)時(shí)鐘信號(hào)來(lái)生成讀取時(shí)鐘信號(hào)，并且基于所述讀取時(shí)鐘信號(hào)來(lái)控制所述數(shù)據(jù)被提供給所述邏輯電路的供給時(shí)序。
2. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器接口電路，其中，所述延遲檢測(cè)電路基于使所述數(shù)據(jù) 選通信號(hào)無(wú)效的屏蔽信號(hào)來(lái)指定所述數(shù)據(jù)選通信號(hào)的上升時(shí)序和下降時(shí)序，并且基于所述 數(shù)據(jù)選通信號(hào)的有效時(shí)段來(lái)生成所述相位差數(shù)據(jù)，所述數(shù)據(jù)選通信號(hào)的有效時(shí)段是基于所 指定的上升時(shí)序和所指定的下降時(shí)序而被確定的。
3. 根據(jù)權(quán)利要求2所述的存儲(chǔ)器接口電路，其中，所述延遲檢測(cè)電路包括運(yùn)算電路、信 號(hào)生成電路、以及期望值匹配電路，其中，所述信號(hào)生成電路響應(yīng)于屏蔽信號(hào)生成指令生成所述屏蔽信號(hào)和作為所述屏蔽 信號(hào)的基準(zhǔn)的基準(zhǔn)屏蔽信號(hào)，并且逐漸地移位所述屏蔽信號(hào)以生成移位的屏蔽信號(hào)；并且當(dāng)基于所述移位的屏蔽信號(hào)的時(shí)序移位所述數(shù)據(jù)選通信號(hào)時(shí)，所述期望值匹配電路基 于移位結(jié)果指定所述數(shù)據(jù)選通信號(hào)的下降時(shí)序。
4. 根據(jù)權(quán)利要求3所述的存儲(chǔ)器接口電路，其中，所述信號(hào)生成電路逐漸地移位所述 基準(zhǔn)屏蔽信號(hào)以生成移位的基準(zhǔn)屏蔽信號(hào)，并且當(dāng)基于所述移位的基準(zhǔn)屏蔽信號(hào)的時(shí)序移位所述數(shù)據(jù)選通信號(hào)時(shí)，所述期望值匹配電 路基于移位結(jié)果指定所述數(shù)據(jù)選通信號(hào)的上升時(shí)序。
5. 根據(jù)權(quán)利要求1至4中的任何一項(xiàng)所述的存儲(chǔ)器接口電路，其中，當(dāng)基于所述相位差 數(shù)據(jù)移位所述系統(tǒng)時(shí)鐘信號(hào)時(shí)，所述系統(tǒng)時(shí)鐘同步電路指定相移量，并且基于所述相移量 來(lái)生成所述讀取時(shí)鐘信號(hào)。
6. 根據(jù)權(quán)利要求5所述的存儲(chǔ)器接口電路，其中，所述系統(tǒng)時(shí)鐘同步電路包括 移相電路，所述移相電路被構(gòu)造為生成所述讀取時(shí)鐘信號(hào)；以及讀取電路，所述讀取電路被構(gòu)造為響應(yīng)于所述讀取時(shí)鐘信號(hào)來(lái)讀取從所述串行/并行 轉(zhuǎn)換電路提供的并行數(shù)據(jù)，其中，所述移相電路包括觸發(fā)器組，所述觸發(fā)器組被構(gòu)造為通過(guò)逐漸地移位所述系統(tǒng)時(shí)鐘信號(hào)的相位，生成相 位彼此不同的多個(gè)時(shí)鐘信號(hào)；以及選擇器電路，所述選擇器電路被構(gòu)造為響應(yīng)于所述相位差數(shù)據(jù)來(lái)選擇所述多個(gè)時(shí)鐘信 號(hào)中的一個(gè)，其中，所述移相電路將所選擇的時(shí)鐘信號(hào)提供給所述讀取電路作為所述讀取時(shí)鐘信號(hào)。
7. —種存儲(chǔ)器接口電路的操作方法，包括經(jīng)由時(shí)鐘信號(hào)供給緩沖器將通過(guò)基準(zhǔn)節(jié)點(diǎn)提供的系統(tǒng)時(shí)鐘信號(hào)傳輸?shù)酱鎯?chǔ)器； 通過(guò)數(shù)據(jù)選通緩沖器接收從所述存儲(chǔ)器提供的數(shù)據(jù)選通信號(hào)；通過(guò)提供在所述系統(tǒng)時(shí)鐘同步電路的前級(jí)的延遲檢測(cè)電路檢測(cè)從所述時(shí)鐘信號(hào)供給 緩沖器到所述數(shù)據(jù)選通緩沖器的傳輸延遲；通過(guò)所述系統(tǒng)時(shí)鐘同步電路將從所述存儲(chǔ)器讀取的數(shù)據(jù)與所述系統(tǒng)時(shí)鐘信號(hào)進(jìn)行同 步，以提供給邏輯電路，其中，所述檢測(cè)包括基于所述系統(tǒng)時(shí)鐘信號(hào)的相位和從所述數(shù)據(jù)選通緩沖器輸出的所述數(shù)據(jù)選通信號(hào)的 相位之間的差來(lái)生成指示所述傳輸延遲的相位差數(shù)據(jù)；以及 將所述相位差數(shù)據(jù)提供給所述系統(tǒng)時(shí)鐘同步電路， 其中，所述同步包括基于所述相位差數(shù)據(jù)通過(guò)移位所述系統(tǒng)時(shí)鐘信號(hào)生成讀取時(shí)鐘信號(hào)；以及 基于所述讀取時(shí)鐘信號(hào)控制所述數(shù)據(jù)被提供給所述邏輯電路的供給時(shí)序。
8. 根據(jù)權(quán)利要求7所述的存儲(chǔ)器接口電路的操作方法，其中，所述檢測(cè)包括 基于使所述數(shù)據(jù)選通信號(hào)無(wú)效的屏蔽信號(hào)指定所述數(shù)據(jù)選通信號(hào)的上升時(shí)序和下降時(shí)序；基于所述數(shù)據(jù)選通信號(hào)的有效時(shí)段生成所述相位差數(shù)據(jù)，所述數(shù)據(jù)選通信號(hào)的有效時(shí) 段是基于所指定的上升時(shí)序和所指定的下降時(shí)序而確定的。
9. 根據(jù)權(quán)利要求8所述的存儲(chǔ)器接口電路的操作方法，其中，所述檢測(cè)包括 響應(yīng)于屏蔽信號(hào)生成指令生成所述屏蔽信號(hào)和作為所述屏蔽信號(hào)的基準(zhǔn)的基準(zhǔn)屏蔽信號(hào)；逐漸地移位所述屏蔽信號(hào)以生成移位的屏蔽信號(hào)；以及基于所述數(shù)據(jù)選通信號(hào)基于所述移位的屏蔽信號(hào)的時(shí)序的移位指定所述數(shù)據(jù)選通信 號(hào)的下降時(shí)序。
10. 根據(jù)權(quán)利要求9所述的存儲(chǔ)器接口電路的操作方法，其中，所述檢測(cè)進(jìn)一步包括 逐漸地移位所述基準(zhǔn)屏蔽信號(hào)以生成移位的基準(zhǔn)屏蔽信號(hào)；以及基于所述數(shù)據(jù)選通信號(hào)基于所述移位的基準(zhǔn)屏蔽信號(hào)的時(shí)序的移位，基于移位結(jié)果指 定所述數(shù)據(jù)選通信號(hào)的上升時(shí)序。
11. 根據(jù)權(quán)利要求7至10中的任何一項(xiàng)所述的存儲(chǔ)器接口電路的操作方法，其中，所述 同步包括基于所述相位差數(shù)據(jù)指定指示所述系統(tǒng)時(shí)鐘信號(hào)的移位量的相移量；以及 基于所述相移量生成所述讀取時(shí)鐘信號(hào)。
12. 根據(jù)權(quán)利要求11所述的存儲(chǔ)器接口電路的操作方法，其中，所述同步包括 通過(guò)逐漸地移位所述系統(tǒng)時(shí)鐘信號(hào)的相位來(lái)生成相位不同的多個(gè)時(shí)鐘信號(hào)；響應(yīng)于所述相位差數(shù)據(jù)選擇所述多個(gè)時(shí)鐘信號(hào)中的一個(gè)； 將所選擇的時(shí)鐘信號(hào)提供給所述讀取電路作為讀取時(shí)鐘信號(hào)；以及 響應(yīng)于所述讀取時(shí)鐘信號(hào)讀取從所述串行/并行轉(zhuǎn)換電路提供的并行數(shù)據(jù)。
13. —種信息處理裝置，包括存儲(chǔ)器模塊，所述存儲(chǔ)器模塊被構(gòu)造為與存儲(chǔ)器時(shí)鐘信號(hào)同步地操作；邏輯電路，所述邏輯電路被構(gòu)造為與系統(tǒng)時(shí)鐘信號(hào)同步地操作；以及存儲(chǔ)器接口電路，所述存儲(chǔ)器接口電路被提供在所述存儲(chǔ)器模塊和所述邏輯電路之間，其中，所述存儲(chǔ)器接口電路包括時(shí)鐘信號(hào)供給緩沖器，所述時(shí)鐘信號(hào)供給緩沖器被構(gòu)造為通過(guò)傳輸線(xiàn)將通過(guò)基準(zhǔn)節(jié)點(diǎn) 提供的所述系統(tǒng)時(shí)鐘信號(hào)發(fā)送到所述存儲(chǔ)器模塊；數(shù)據(jù)選通緩沖器，所述數(shù)據(jù)選通緩沖器被構(gòu)造為接收從所述存儲(chǔ)器模塊提供的數(shù)據(jù)選 通信號(hào)；系統(tǒng)時(shí)鐘同步電路，所述系統(tǒng)時(shí)鐘同步電路被構(gòu)造為與所述系統(tǒng)時(shí)鐘信號(hào)同步地將從 所述存儲(chǔ)器模塊讀取的數(shù)據(jù)提供給所述邏輯電路；以及延遲檢測(cè)電路，所述延遲檢測(cè)電路被提供在所述系統(tǒng)時(shí)鐘同步電路的前級(jí)，并且被構(gòu) 造為檢測(cè)從所述時(shí)鐘信號(hào)供給緩沖器到所述數(shù)據(jù)選通緩沖器的傳輸延遲，其中，所述延遲檢測(cè)電路基于所述系統(tǒng)時(shí)鐘信號(hào)的相位和從所述數(shù)據(jù)選通緩沖器輸出 的所述數(shù)據(jù)選通信號(hào)的相位之間的差來(lái)生成指示所述傳輸延遲的相位差數(shù)據(jù)，并且將所述 相位差數(shù)據(jù)提供給所述系統(tǒng)時(shí)鐘同步電路，并且所述系統(tǒng)時(shí)鐘同步電路基于所述相位差數(shù)據(jù)通過(guò)移位所述系統(tǒng)時(shí)鐘信號(hào)來(lái)生成讀取 時(shí)鐘信號(hào)，并且基于所述讀取時(shí)鐘信號(hào)來(lái)控制所述數(shù)據(jù)被提供給所述邏輯電路的供給時(shí) 序。
14. 根據(jù)權(quán)利要求13所述的信息處理裝置，其中，所述延遲檢測(cè)電路基于使所述數(shù)據(jù) 選通信號(hào)無(wú)效的屏蔽信號(hào)來(lái)指定所述數(shù)據(jù)選通信號(hào)的上升時(shí)序和下降時(shí)序，并且基于所述 數(shù)據(jù)選通信號(hào)的有效時(shí)段來(lái)生成所述相位差數(shù)據(jù)，所述數(shù)據(jù)選通信號(hào)的有效時(shí)段是基于所 指定的上升時(shí)序和所指定的下降時(shí)序而確定的。
15. 根據(jù)權(quán)利要求14所述的信息處理裝置，其中，所述延遲檢測(cè)電路包括運(yùn)算電路、信 號(hào)生成電路、以及期望值匹配電路，其中，所述信號(hào)生成電路響應(yīng)于屏蔽信號(hào)生成指令生成所述屏蔽信號(hào)和作為所述屏蔽 信號(hào)的基準(zhǔn)的基準(zhǔn)屏蔽信號(hào)，并且逐漸地移位所述屏蔽信號(hào)以生成移位的屏蔽信號(hào)；并且所述期望值匹配電路基于所述數(shù)據(jù)選通信號(hào)的移位來(lái)指定所述數(shù)據(jù)選通信號(hào)的下降 時(shí)序，所述數(shù)據(jù)選通信號(hào)的移位基于所述移位的屏蔽信號(hào)的時(shí)序。
16. 根據(jù)權(quán)利要求15所述的信息處理裝置，其中，所述信號(hào)生成電路逐漸地移位所述 基準(zhǔn)屏蔽信號(hào)，以生成移位的基準(zhǔn)屏蔽信號(hào)，并且所述期望值匹配電路基于所述數(shù)據(jù)選通信號(hào)的移位結(jié)果來(lái)指定所述數(shù)據(jù)選通信號(hào)的 上升時(shí)序，所述數(shù)據(jù)選通信號(hào)的移位結(jié)果基于所述移位的基準(zhǔn)屏蔽信號(hào)的時(shí)序。
17. 根據(jù)權(quán)利要求13至16中的任何一項(xiàng)所述的信息處理裝置，其中，當(dāng)基于所述相位 差數(shù)據(jù)移位所述系統(tǒng)時(shí)鐘信號(hào)時(shí)，所述系統(tǒng)時(shí)鐘同步電路指定相移量，并且基于所述相移量生成所述讀取時(shí)鐘信號(hào)。
18.根據(jù)權(quán)利要求17所述的信息處理裝置，其中，所述系統(tǒng)時(shí)鐘同步電路包括 移相電路，所述移相電路被構(gòu)造為生成所述讀取時(shí)鐘信號(hào)；以及讀取電路，所述讀取電路被構(gòu)造為響應(yīng)于所述讀取時(shí)鐘信號(hào)，讀取從所述串行/并行 轉(zhuǎn)換電路提供的并行數(shù)據(jù)，其中，所述移相電路包括觸發(fā)器組，所述觸發(fā)器組被構(gòu)造為通過(guò)逐漸地移位所述系統(tǒng)時(shí)鐘信號(hào)的相位，生成相 位彼此不同的多個(gè)時(shí)鐘信號(hào)；以及選擇器電路，所述選擇器電路被構(gòu)造為響應(yīng)于所述相位差數(shù)據(jù)選擇所述多個(gè)時(shí)鐘信號(hào) 中的一個(gè)，其中，所述移相電路將所選擇的時(shí)鐘信號(hào)提供給所述讀取電路作為所述讀取時(shí)鐘信號(hào)。
全文摘要
一種存儲(chǔ)器接口和存儲(chǔ)器接口的操作方法。存儲(chǔ)器接口電路包括時(shí)鐘信號(hào)供給緩沖器，被構(gòu)造為通過(guò)傳輸線(xiàn)將系統(tǒng)時(shí)鐘信號(hào)發(fā)送到存儲(chǔ)器；數(shù)據(jù)選通緩沖器，被構(gòu)造為接收數(shù)據(jù)選通信號(hào)；系統(tǒng)時(shí)鐘同步電路，被構(gòu)造為與系統(tǒng)時(shí)鐘信號(hào)同步地將數(shù)據(jù)提供給邏輯電路；以及延遲檢測(cè)電路，被提供在系統(tǒng)時(shí)鐘同步電路的前級(jí)，被構(gòu)造為檢測(cè)從時(shí)鐘信號(hào)供給緩沖器到數(shù)據(jù)選通緩沖器的傳輸延遲。延遲檢測(cè)電路基于系統(tǒng)時(shí)鐘信號(hào)的相位和數(shù)據(jù)選通信號(hào)的相位之間的差生成指示傳輸延遲的相位差數(shù)據(jù)，并且將相位差數(shù)據(jù)提供給系統(tǒng)時(shí)鐘同步電路。系統(tǒng)時(shí)鐘同步電路基于相位差數(shù)據(jù)通過(guò)移位系統(tǒng)時(shí)鐘信號(hào)生成讀取時(shí)鐘信號(hào)，基于讀取時(shí)鐘信號(hào)控制數(shù)據(jù)提供給邏輯電路的供給時(shí)序。
文檔編號(hào)G06F13/16GK101727412SQ20091020909
公開(kāi)日2010年6月9日 申請(qǐng)日期2009年10月30日 優(yōu)先權(quán)日2008年10月30日
發(fā)明者黑木玲子 申請(qǐng)人:恩益禧電子股份有限公司