專利名稱：存儲器接口系統(tǒng)的制作方法
技術領域：
本發(fā)明申請半導體存儲器件，以及更具體地說，涉及用于半導體存儲器件的接口系統(tǒng)。
背景技術：
當在有效距離上并行路由兩個或多個信號時，通常使用總線?？偩€通常包含每個信號兩條導線，導致傳輸差分信號。差分信號提高總線速度。然而，幾個發(fā)展不利地影響總線速度。在它們中的一個是由于線路電阻導致增加線路延遲，線路電阻增加是由線路寬度縮減以及線路長度拉長引起的。以及當不同線路間的間隔降低日益增加的線間電容時，線路延遲增加。
提高總線速度的一種方法是編碼多個信號電平上的數(shù)字數(shù)據(jù)并在單個線路上傳送它。在幾個專利中描述這一方法以及其他方法，包括Suh的U.S.專利號6,211,698以及Kirsch的U.S.專利號6,275,067、6,300,795、6,320,417以及其他。然而，在所有這些案例中，所描述的設備遭受各種不利之處，包括缺乏實現(xiàn)靈活性、降低時間余量以及導致降低速度和增加數(shù)據(jù)誤差的狀態(tài)不連續(xù)性。
因此，仍然需要用于半導體存儲器件的改進的接口系統(tǒng)。


從參考下述附圖的實施例的詳細描述，本發(fā)明的上述和其他目的、特征和優(yōu)點將更顯而易見。
圖1A是存儲器接口實施例的框圖。
圖1B是與圖1A所示的存儲器接口實施例有關的時序圖。
圖2A是發(fā)射機實施例的框圖。
圖2B是與圖2A所示的發(fā)射機有關的時序圖。
圖3A和3B是與圖1A所示的存儲器接口有關的符號定義的時序圖。
圖4A是接收機實施例的框圖。
圖4B-C是圖4A所示的接收機實施例的框圖。
圖5是與圖4A-C所示的發(fā)射機有關的時序圖。
圖6是與圖1所示的本發(fā)明的實施例有關的時序圖。
圖7是本發(fā)明的實施例的框圖。
圖8是與圖4A-C所示的接收機實施例有關的參考電壓的圖。
具體實施例方式
圖1A是根據(jù)本發(fā)明的實施例的接口系統(tǒng)的框圖。參考圖1A，接口系統(tǒng)100包括發(fā)射機102、接收機104和傳輸線路106。接收機102接收輸入信號TX_D1和TX_D2以及分別響應第一和第二發(fā)送時鐘TCLK1和TCLK2，生成多個位符號數(shù)據(jù)D1D2。
輸入信號TX_D1和TX_D2是例如一位(single bit)或二電平信號。另一方面，符號數(shù)據(jù)D1D2是例如多位或至少三電平信號。在一個實施例中，符號數(shù)據(jù)D1D2由疊加輸入信號TX_D1和TX_D2產(chǎn)生。符號數(shù)據(jù)D1D2可以例如每個位時間提供兩個數(shù)據(jù)位。通過這樣做，接口100增加帶寬。
在一個實施例中，位時間是外部時鐘的周期的一半。本領域的普通技術人員應當意識到位時間可以具有不同的周期以及根據(jù)各種內(nèi)部或外部時鐘改變。
傳輸線路106將符號數(shù)據(jù)D1D2傳送到接收機104。接收機104解碼符號數(shù)據(jù)D1D2以便分別響應第一和第二接收時鐘RCLK1和RCLK2，生成輸出信號RX_D1和RX_D2。輸出信號RX_D1和RX_D2是例如一位信號。
圖1B是圖1A所示的本發(fā)明實施例的時序圖。參考圖1B，第一發(fā)射機和接收機時鐘TCLK1和RCLK1與外部時鐘CLK同步。在一個實施例中，第二發(fā)射機和接收機時鐘TCLK2和RCLK2相對于第一發(fā)射機和接收機時鐘TCLK1和RCLK1異相，例如異相90度。
圖2A是圖1A所示的發(fā)射機102的實施例的框圖。發(fā)射機202包括連接到疊加節(jié)點214的第一和第二發(fā)射電路210和212。疊加節(jié)點214連接到傳輸線路206。第一發(fā)射電路210接收第一輸入信號TX_D1并響應第一發(fā)射時鐘TCLK1，生成第一發(fā)射信號TX_D1’。同樣地，第二發(fā)射電路212接收第二輸入信號TX_D2以及響應第二發(fā)射時鐘TCLK2，生成第二發(fā)射信號TX_D2’。節(jié)點214疊加第一和第二發(fā)射信號TX_D1’和TX_D2’以便生成符號數(shù)據(jù)D1D2并提供給傳輸線路206。第一和第二發(fā)射電路210和212的操作和結構是非常公知的，并且在例如Kirsch的U.S.專利號6,184,714中公開，其內(nèi)容在此引入以供參考。
在一個實施例中，輸入信號TX_D1和TX_D2是二電平信號。在一個實施例中，符號數(shù)據(jù)D1D2至少是三電平(three level)信號。這意味著符號數(shù)據(jù)D1D2至少使用三個電壓電平，例如高電壓電平H、低電壓電平L和中間電壓電平M以表示數(shù)據(jù)狀態(tài)。在一個實施例中，中間電壓電平M分別是高和低電壓電平H和L的算術平均值。
圖2B是發(fā)射機202的時序圖。第一發(fā)射電路210發(fā)射第一輸入信號TX_D1作為用于發(fā)射機時鐘TCLK1的位時間A的第一發(fā)射信號TX_D1’。在雙倍數(shù)據(jù)率設備中，第一發(fā)射電路210在第一發(fā)射器時鐘TCLK1的下降和上升沿發(fā)射。第一發(fā)射信號TX_D1’是與第一發(fā)射機時鐘TCLK1同步的第一輸入信號TX_D1的型式。
第二發(fā)射電路212發(fā)射用于發(fā)射機時鐘TCLK2的位時間B的第二輸入信號TX_D2。在雙倍數(shù)據(jù)率設備中，第二發(fā)射電路212在第二發(fā)射機時鐘TCLK2的下降和上升沿發(fā)射。第二發(fā)射機信號TX_D2’是與第二發(fā)射機時鐘TCLK2同步的第二輸入信號TX_D2的型式。
節(jié)點214疊加彼此異相的第一和第二發(fā)射信號TX_D1’和TX_D2’。在一個實施例中，節(jié)點214疊加彼此異相90度的第一和第二發(fā)射信號TX_D1’和TX_D2’。疊加節(jié)點214生成符號數(shù)據(jù)D1D2。
符號數(shù)據(jù)D1D2編碼不同狀態(tài)或符號。符號是以預定時間單元，例如位時間A或B的唯一信號形狀。符號數(shù)據(jù)D1D2包括相對于第一發(fā)射機參考時鐘TCLK1的符號序列S2-S7-S4-S5-S3-S3-S2-S5-S2和相對于第二發(fā)射機參考時鐘TCLK2的序列S6-S5-S6-S1-S3-S3-S6-S1-S6。
圖3A和3B是與圖1中所示的存儲器接口有關的符號定義實施例的時序圖。參考圖3A，符號數(shù)據(jù)D1D2采用兩位數(shù)據(jù)。因為通過異相輸入信號的疊加創(chuàng)建符號數(shù)據(jù)D1D2，一個兩位數(shù)據(jù)是相對于位時間A的第一輸入信號TX_D1的全位數(shù)據(jù)(full bit data)和TX_D2的兩個半位(half bit)。相對于位時間B，符號數(shù)據(jù)D1D2包括第二輸入信號TX_D2的全位數(shù)據(jù)和第一輸入信號TX_D1的兩個半位。
在一個實施例中，符號S2是TX_D1的全位數(shù)據(jù)A3和TX_D2的第二半位B2和第一半位B3的疊加。S2的第一半位是由TX_D1的A3的第一半位疊加B2的第二半位產(chǎn)生的邏輯高H。S2的第二半位是由TX_D1的A3的第二半位疊加TX_D2的B3的第一半位產(chǎn)生的邏輯中M。因此，符號S2具有H和M序列。
符號S3具有H與H序列。符號S5具有L與M序列。符號S6具有M與L序列。符號S7具有L與L序列。
除符號S4外，所有符號具有對應于第一和第二輸入信號TX_D1和TX_D2的組合的唯一信號形狀。符號S4具有二重性。在第一種情況下，符號S4包括TX_D1的全位數(shù)據(jù)A7和B6的第二半位和B7的第一半位的疊加。數(shù)據(jù)A7是邏輯H以及數(shù)據(jù)B6和B7是L。在第二種情況下，符號S4包括TX_D2’的全位數(shù)據(jù)C7和D6的第二半位以及D7的第一半位的疊加。數(shù)據(jù)C7是邏輯L以及數(shù)據(jù)D6和D7是邏輯H。對本領域的普通技術人員來說，符號S4的全位數(shù)據(jù)是半位數(shù)據(jù)的倒數(shù)應當是顯而易見的。接收機104將使用這一關系來解釋符號S4。
圖4A是圖1A所示的接收機104的實施例的框圖。參考圖1和4A，接收機404分別包括第一和第二接收電路410和420。第一和第二接收電路410和420接收符號數(shù)據(jù)D1D2。第一接收電路410響應第一接收時鐘RCLK1和RCLK1B，通過解釋符號數(shù)據(jù)D1D2來生成信號RX_D1。同樣地，第二電路420響應第二接收時鐘RCLK2和RCLK2B，通過解釋符號數(shù)據(jù)D1D2來生成信號RX_D2。
第一接收電路410生成信號RX_D1_even和RX_D1_odd并將它們提供到第二接收電路420。第二接收電路420生成信號RX_D2_even和RX_D2_odd并將它們提供到第一接收電路410。
圖4B是圖4A中所示的第一接收電路410的框圖。參考圖4A-B，接收機410包括響應中間參考電壓VrefM，分別能生成第一偶和奇數(shù)據(jù)信號RX_D1_even’和RX_D1_odd’的第一檢測器411。放大器411_a將符號數(shù)據(jù)D1D2與中間參考電壓VrefM進行比較，將比較結果提供到積分器411_b和411_c以及讀出電路(sense circuit)411_d和411_e。在一個實施例中，放大器411_a是差分放大器。積分器411_b以及讀出電路411_d響應第一接收時鐘RCLK1操作。積分器411_c和讀出電路411_e響應時鐘RCLK1b操作。位時間積分器411_b求時鐘RCLK1的高電平期間的放大器411_a的輸出的積分。讀出電路411_d確定和維持時鐘RCLK1的低電平期間的積分器411_b的輸出。同樣地，位時間積分器411_c求時鐘RCLK1b的高電平期間的放大器411_a的輸出。讀出電路411_e確定和維持時鐘RCLK1b的低電平期間的積分器411_c的輸出。在一個實施例中，時鐘RCLK1相對于時鐘RCLK1b異相達例如180度，如圖5所示。
第二檢測器412能響應高和低參考電壓VrefH和VrefL，分別生成第一偶和奇選擇信號DATASEL1_e和DATASEL0_o。第二檢測器412響應時鐘RCLK1_1st和RCLK1_2nd操作。放大器412_a將符號數(shù)據(jù)D1D2與高低參考電壓VrefH和VrefL比較，將結果提供到積分器412_b至412_e以及讀出放大器412_f至412_i。在一個實施例中，放大器412_a是折疊式放大器(folded amplifier)。當符號數(shù)據(jù)D1D2的電壓電平位于VrefH和VrefL之間時，前置放大器412_a的輸出是邏輯高。在所有其他情形中，放大器412_a的輸出為邏輯低。對本領域的普通技術人員來說，這種邏輯能被顛倒并且仍然在本發(fā)明的范圍內(nèi)應當是顯而易見的。
積分器412_b至412_e以及讀出電路412_f至412_i響應時鐘信號RCLK_1st、RCLK_2nd、RCLK1b_1st和RCLK1b_2nd操作，它們間的關系如圖5所示。在一個實施例中，積分器412_b至412_e是例如半位時間積分器。讀出電路411_d確定和保持積分器411_b的輸出。讀出電路411_e確定和保持積分器411_c的輸出。讀出電路412_f和412_g分別確定和保持積分412_b和412_c的輸出。讀出電路412_h和412_i分別確定和保持積分器412_d和412_e的輸出。
邏輯門412_j和412_k分別邏輯地處理讀出放大器412_f和412_g以412_h和412_i的輸出以便分別生成第一偶和奇選擇信號DATASEL1_e和DATASEL0_o。信號DATASEL1_e當讀出電路412_f和412_g的輸出均為邏輯高時為邏輯高。另一方面，信號DATASEL1_e當讀出電路412_f或412_g的輸出為低時為邏輯低。同樣地，信號DATASEL1_o當讀出電路412_h和412_i的輸出均為邏輯高時為邏輯高。另一方面，信號DATASEL1_o當讀出電路412_h或412_i的輸出為低時為邏輯高。
多路復用器41_3響應第一偶選擇信號DATASEL1_e，在信號RX_D1_even’和RX_D2_odd間選擇。以及多路復用器413響應第一奇選擇信號DATASEL1_o，在信號RX_D1_odd’和RX_D2_even間選擇。
在一個實施例中，當DATASEL1_e的邏輯值為高時，多路復用器413_e選擇反相RX_D2_odd作為其輸出。當DATASEL1_e的邏輯值為低時，多路復用器413_e選擇RX_D1_even’作為其輸出。在一個實施例中，當DATASEL1_o的邏輯值為高時，多路復用器413_o選擇反向RX_D2_even作為其輸出。當DATASEL1_0的邏輯值為低時，多路復用器413_o選擇RX_D1_odd’作為其輸出。
為實現(xiàn)雙倍數(shù)據(jù)率操作，如從上述說明可以看出，接收機410具有偶和奇數(shù)數(shù)據(jù)通路。偶數(shù)據(jù)通路包括放大器411_a和412_a、積分器411_b(全位)、積分器412_b和412_c(半位)、讀出電路411_d、411_f以及411_g，以及數(shù)據(jù)選擇電路412_j。奇數(shù)據(jù)通路包括放大器411_a和412_a、積分器411_c(全位)、積分器412_d和412_e(半位)、讀出電路411_e、411_h以及411_i，以及數(shù)據(jù)選擇電路412_k。
接收機410覆蓋下述基本操作積分和讀出以及鎖存。例如，積分器411_b、412_b和412_c使用接收機參考信號RClk1、RClk1_1st以及RClK1_2nd求積分。同樣地，讀出和鎖存電路411_e、412_h和412_i同時使用接收機參考時鐘RClk1b、RClk1b_1st以及RClk1b_2nd來讀出和鎖存。
多路復用器415通過接收RX_D_even和RX_D1_odd生成輸出信號RX_D1。圖4C是圖4A中所示的第二接收電路420的框圖。由于圖4C與圖4B類似，因此簡化其操作說明。
圖5是如圖4A-C所示的接收機參考時鐘的時序圖。參考圖4A-C和5，接收機404包括兩種參考時鐘全位定時時鐘以及半位定時參考時鐘。在一個實施例中，時鐘RClk1和RClk1b是相對于彼此異相的全位定時時鐘。在一個實施例中，時鐘RClk1和RClk1b異相180度。在一個實施例中，另一方面，時鐘RClk1_1st和RClk1_2nd是半位定時時鐘。
由全位定時參考時鐘RClk1生成半位定時時鐘RClk1_1st和RClk1_2nd。在一個實施例中，半位參考時鐘RClk_1st的位時間位于0度和90度之間。在一個實施例中，半位參考時鐘RClk_2nd的位時間位于90度和180度之間。
由全位定時參考時鐘RClk1b生成半位定時參考時鐘RClk1b_1st和RClk1b_2nd。在一個實施例中，半位參考時鐘RClk1b_1st的位時間位于180度和270度之間。在一個實施例中，半位參考時鐘RClk1b_2nd的位時間位于270度和360度之間。
全位參考時鐘RClk2和RClk2b與半位定時參考時鐘RClk2_1st、RClk2_2nd、RClk2b_1st以及RClk2b_2nd間的關系與上述參考RCLK1和RCLK1b所述的關系類似。
圖4c是圖4A所示的第二接收電路420的框圖。第一和第二接收電路410和420類似地操作。
圖6是圖1-6所示的電路100的操作的時序圖。參考圖1-6，標記為G1的圖的部分對應于與發(fā)射機102(圖2A中為202)有關的時序。符號數(shù)據(jù)D1D2通過發(fā)射機102被提供到接收機104。
G2部分對應于與接收電路410有關的時序以及G3部分對應于與第二接收電路420有關的時序。入站符號數(shù)據(jù)(inbound symbol data)D1D2由接收電路410和420接收，作為例如D1D2A和D1D2B。時間片T1至T8表示相對于時鐘RClk1和RClk1b的全位時間。每個符號包括TX_D1’的全位數(shù)據(jù)以及TX_D2’的兩個半位數(shù)據(jù)。
在G2的T3的例子中，第一接收電路410接收符號數(shù)據(jù)D1D2A的符號S2。符號S2是TX_D1’邏輯值高的一個全位數(shù)據(jù)以及TX_D2’邏輯值低和邏輯值高的兩個半位數(shù)據(jù)。第一接收電路410根據(jù)RClk1、RClk1_1st以及RClk1_2nd，將符號S2解釋為RX_D1_even’的一個全位數(shù)據(jù)。
在G3的T45的例子中，第二接收電路420接收符號數(shù)據(jù)D1D2B的符號S2。符號S2是TX_D2’邏輯值高的一個全位數(shù)據(jù)以及TX_D1’邏輯值高和邏輯值低的兩個半位數(shù)據(jù)。第二接收電路420根據(jù)時鐘RClk2b、RClk2b_1st以及RClk2b_2nd，將符號S2解釋為RX_D1_odd’的一個全位數(shù)據(jù)。
在G2的T5的例子中，第一接收電路410接收符號數(shù)據(jù)D1D2A的符號S4。符號S4是TX_D1’邏輯值低的一個全位數(shù)據(jù)以及TX_D2’邏輯值高和邏輯值高的兩個半位數(shù)據(jù)。第一接收電路410根據(jù)時鐘RClk1、RClk1_1st以及RClk1_2nd，將符號S4解釋為RX_D1_even’的一個全位數(shù)據(jù)。
圖7是具有本發(fā)明的實施例的數(shù)據(jù)收發(fā)信機的框圖。參考圖7，半導體器件700可以是例如微處理器、控制器、存儲器件或任何其他半導體器件。半導體器件700包括能接收和發(fā)射信號的數(shù)據(jù)收發(fā)信機701。數(shù)據(jù)收發(fā)信機包括共同連接到傳輸線路706上的發(fā)射機702和接收機704。
圖8是用在如上述詳細描述過的接收機104中的信號的電壓電平。
已經(jīng)示例說明和描述了本發(fā)明的原理，對本領域的技術人員來說，在不背離這些原理的情況下，能在排列和細節(jié)方面改進本發(fā)明是顯而易見的。我們要求落在附加權利要求書的精神和范圍內(nèi)的所有改進的權利。
權利要求
1.一種半導體器件，包括發(fā)射機，能響應第一和第二時鐘，分別將第一和第二輸入信號編碼為多位符號信號，所述第一時鐘與所述第二時鐘異相；以及接收機，能響應第三和第四時鐘，通過解碼所述符號信號，分別生成第一和第二輸出信號。
2.如權利要求1所述的半導體器件，其中，所述多位符號信號為至少兩位數(shù)據(jù)。
3.如權利要求2所述的半導體器件，其中，所述至少兩位數(shù)據(jù)為三電平數(shù)據(jù)。
4.如權利要求3所述的半導體器件，其中，所述三電平數(shù)據(jù)包括第一、第二和第三電平。
5.如權利要求2所述的半導體器件，其中，所述至少兩位數(shù)據(jù)為四電平數(shù)據(jù)。
6.如權利要求5所述的半導體器件，其中，所述四電平數(shù)據(jù)包括第一、第二、第三和第四電平。
7.如權利要求1所述的半導體器件，其中，所述第二時鐘與所述第一時鐘異相90度。
8.如權利要求1所述的半導體器件，其中，所述第四時鐘與所述第三時鐘異相90度。
9.如權利要求1所述的半導體器件，其中，所述符號信號包括多個符號。
10.如權利要求9所述的半導體器件，其中，所述多個符號包括MH、HM、HH、MM、LM、ML以及LL躍遷。
11.如權利要求1所述的半導體器件，其中，所述發(fā)射機包括第一發(fā)射電路，能響應所述第一時鐘，通過處理所述第一輸入信號，生成第一發(fā)射信號；第二發(fā)射電路，能響應所述第二時鐘，通過處理所述第二輸入信號，生成第二發(fā)射信號；以及疊加節(jié)點，能通過疊加所述第一和第二發(fā)射信號，生成所述符號信號。
12.如權利要求1所述的半導體器件，其中，所述接收機包括第一接收電路，能響應所述第三和第五時鐘，通過處理所述符號信號，生成所述第一輸出信號，所述第五時鐘與所述第三時鐘異相；以及第二接收電路，能響應所述第四和第六時鐘，通過處理所述符號信號，生成所述第二輸出信號，所述第六時鐘與所述第四時鐘異相。
13.如權利要求12所述的半導體器件，其中，所述第五時鐘與所述第三時鐘異相180度；以及所述第六時鐘與所述第四時鐘異相180度。
14.如權利要求12所述的半導體器件，其中，所述第一接收電路能響應所述第三和第五時鐘，分別生成第一偶和奇數(shù)據(jù)；以及其中，所述第二接收電路能響應所述第四和第六時鐘，分別生成第二偶和奇數(shù)據(jù)。
15.如權利要求14所述的半導體器件，其中，所述第一接收電路包括第一檢測器，能根據(jù)中間參考電壓，生成所述第一偶和奇數(shù)據(jù)；第二檢測器，能根據(jù)高和低參考電壓，通過檢測中間電平數(shù)據(jù)，生成第一選擇信號；以及多路復用器，能響應所述選擇信號，在所述第一偶和第二奇數(shù)據(jù)以及所述第一奇和第二偶數(shù)據(jù)之間選擇。
16.如權利要求14所述的半導體器件，其中，所述第二接收電路包括第一檢測器，能根據(jù)中間參考電壓，生成所述第二偶和奇數(shù)據(jù)；第二檢測器，能根據(jù)高和低參考電壓，通過檢測中間電平數(shù)據(jù)，生成選擇信號；以及多路復用器，能響應所述選擇信號，在所述第一和第二偶數(shù)據(jù)以及所述第一和第二奇數(shù)據(jù)之間選擇。
17.一種設備，包括發(fā)射裝置，響應彼此異相的至少兩種發(fā)射時鐘，將輸入數(shù)據(jù)編碼為多位符號數(shù)據(jù)；以及接收裝置，響應至少兩個接收時鐘，通過解碼所述符號數(shù)據(jù)，生成輸出數(shù)據(jù)。
18.如權利要求17所述的設備，其中，所述多位符號是至少兩位數(shù)據(jù)。
19.如權利要求17所述的設備，其中，所述至少兩個發(fā)射時鐘彼此異相90度。
20.如權利要求17所述的設備，其中，所述至少兩個接收時鐘彼此異相90度。
21.如權利要求17所述的設備，其中，所述符號數(shù)據(jù)包括多個符號，包括MH、HM、HH、MM、LM、ML以及LL躍遷。
22.如權利要求17所述的設備，其中，所述發(fā)射裝置包括第一發(fā)射電路裝置，能響應所述至少兩個發(fā)射時鐘的一個，通過處理所述第一輸入數(shù)據(jù)，生成第一發(fā)射信號；第二發(fā)射電路裝置，能響應所述至少兩個發(fā)射時鐘的另一個，通過處理所述數(shù)據(jù)，生成第二發(fā)射信號；以及疊加裝置，能通過疊加所述第一和第二發(fā)射信號，生成所述符號數(shù)據(jù)。
23.如權利要求17所述的設備，其中，所述接收裝置包括第一接收電路裝置，能響應所述至少兩個接收時鐘的一個，通過處理所述符號數(shù)據(jù)，生成第一輸出數(shù)據(jù)；以及第二接收電路裝置，能響應所述至少兩個接收時鐘的另一個，通過處理所述符號數(shù)據(jù)，生成第二輸出數(shù)據(jù)。
24.如權利要求23所述的設備，其中，所述第一接收電路裝置包括第一檢測裝置，能根據(jù)中間參考電壓，生成所述第一偶前(first preeven)和奇前(pre odd)數(shù)據(jù)；第二檢測裝置，能根據(jù)高和低參考電壓，通過檢測中間電平數(shù)據(jù)，生成第一奇和偶選擇信號；以及第一多路復用裝置，能響應所述第一奇和偶選擇信號，在所述第一偶前和奇前數(shù)據(jù)以及所述第二偶和奇數(shù)據(jù)之間選擇。
25.如權利要求24所述的設備，進一步包括第一生成裝置，響應所述接收時鐘的一個，生成第一偶和奇數(shù)據(jù)。
26.如權利要求25所述的設備，其中，所述第二接收電路裝置包括第三檢測裝置，能響應所述中間參考電壓，生成第二偶前和奇前數(shù)據(jù)；第四檢測裝置，能響應所述高和低參考電壓，通過檢測中間電平數(shù)據(jù)，生成所述第二奇和偶選擇信號；以及第二多路復用裝置，能響應所述第二偶和奇選擇信號，分別在所述第二偶前和奇前數(shù)據(jù)以及第一偶和奇數(shù)據(jù)之間選擇。
27.如權利要求26所述的設備，進一步包括第二生成裝置，響應所述接收時鐘的另一個，生成第二偶和奇數(shù)據(jù)。
28.一種接收機，包括第一接收電路，能響應第一和第二時鐘，通過處理符號數(shù)據(jù)，生成第一輸出數(shù)據(jù)和第一偶和奇數(shù)據(jù)，所述第一輸出數(shù)據(jù)為一位數(shù)據(jù)，所述符號數(shù)據(jù)為多位數(shù)據(jù)；第二接收電路，能響應第三和第四時鐘，通過處理所述符號數(shù)據(jù)，生成第二輸出數(shù)據(jù)和第二偶和奇數(shù)據(jù)，所述第二輸出數(shù)據(jù)為一位數(shù)據(jù)；其中，所述第二時鐘與所述第一時鐘異相以及所述第四時鐘與所述第三時鐘異相。
29.如權利要求28所述的接收機，其中，所述第一接收機能接收所述第二偶和奇數(shù)據(jù)；以及其中，所述第二接收機能接收所述第一偶和奇數(shù)據(jù)。
30.如權利要求28所述的接收機，其中，所述第一接收電路包括第一檢測器，能響應中間參考電壓，生成第一奇前和偶前數(shù)據(jù)；第二檢測器，能響應高和低參考電壓，通過檢測中間電壓數(shù)據(jù)，生成第一奇和偶選擇信號；以及多路復用器，能響應所述第一偶選擇信號，在所述第一偶前數(shù)據(jù)和所述第二奇數(shù)據(jù)間選擇，以及響應所述第一奇選擇信號，在所述第一奇前數(shù)據(jù)和所述第二偶數(shù)據(jù)之間選擇。
31.如權利要求30所述的接收機，其中，所述第二檢測器能響應分別從所述第一和第二時鐘導出的多個第一和多個第二相位時鐘操作，所述第一相位時鐘具有不同于所述第一時鐘的占空比，以及所述第二相位時鐘具有與所述第二時鐘不同的占空比。
32.如權利要求30所述的接收機，所述第二接收電路包括第三檢測器，能響應所述中間參考電壓，生成第二奇前和偶前數(shù)據(jù)；第四檢測器，能響應所述高和低參考電壓，通過檢測中間電平數(shù)據(jù)，生成第二奇和偶選擇信號；以及多路復用器，響應所述第二偶選擇信號，在所述第二偶前數(shù)據(jù)和所述第一偶數(shù)據(jù)之間選擇，以及響應所述第二奇選擇信號，在所述第二奇前數(shù)據(jù)和所述第一奇數(shù)據(jù)之間選擇。
33.如權利要求32所述的接收機，其中，所述第四檢測器能響應分別從所述第三和第四時鐘導出的多個第三和多個第四相位時鐘操作，所述第三相位時鐘具有不同于所述第三時鐘的占空比，以及所述第四相位時鐘具有與所述第四時鐘不同的占空比。
34.一種發(fā)射機，包括第一驅(qū)動器，能響應第一發(fā)射時鐘，生成第一發(fā)射數(shù)據(jù)；以及第二驅(qū)動器，能響應第二發(fā)射時鐘，生成第二發(fā)射數(shù)據(jù)；以及所述第一發(fā)射時鐘相對于所述第二發(fā)射時鐘異相；以及疊加節(jié)點，用來疊加所述第一和第二發(fā)射數(shù)據(jù)以便生成多位符號數(shù)據(jù)。
35.如權利要求34所述的發(fā)射機，其中，所述符號數(shù)據(jù)表示至少兩位數(shù)據(jù)。
36.如權利要求34所述的發(fā)射機，其中，所述第二發(fā)射時鐘與所述第一發(fā)射時鐘異相90度。
37.如權利要求34所述的發(fā)射機，其中，所述第二發(fā)射時鐘與所述第一發(fā)射時鐘異相半位時間。
全文摘要
本發(fā)明涉及半導體存儲器件，以及更具體地說，涉及用于半導體存儲器件的接口系統(tǒng)。接口包括能響應第一和第二時鐘，分別將第一和第二輸入信號編碼為多位符號信號的發(fā)射機，所述第一時鐘與所述第二時鐘異相。以及能響應第三和第四時鐘，通過解碼所述符號信號，分別生成第一和第二輸出信號的接收機。示例說明和描述了其他實施例。
文檔編號H03M5/02GK1538698SQ200410028269
公開日2004年10月20日 申請日期2004年3月10日 優(yōu)先權日2003年4月18日
發(fā)明者崔楨煥 申請人:三星電子株式會社