專利名稱：存儲(chǔ)器裝置的內(nèi)部處理器中的條件式操作的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例一般來說涉及存儲(chǔ)器系統(tǒng)，且更明確地說涉及具有內(nèi)部處理器的存儲(chǔ)器系統(tǒng)。
背景技術(shù)：
本章節(jié)打算向讀者介紹此項(xiàng)技術(shù)的各個(gè)方面，這些方面可涉及下文所描述及/或所主張的本發(fā)明的各個(gè)方面。據(jù)信，此論述將有助于向讀者提供背景信息以促進(jìn)對本發(fā)明的各個(gè)方面的更好理解。因此，應(yīng)理解，應(yīng)將此些陳述判讀為就上述情形而論而不是判讀為對現(xiàn)有技術(shù)的認(rèn)可。電子系統(tǒng)通常包含一個(gè)或一個(gè)以上處理器，所述一個(gè)或一個(gè)以上處理器可檢索并執(zhí)行指令且輸出所執(zhí)行指令的結(jié)果(例如)以將所述結(jié)果存儲(chǔ)到適合的位置。處理器一般包含算術(shù)邏輯單元(ALU)電路，所述算術(shù)邏輯單元(ALU)電路能夠?qū)σ粋€(gè)或一個(gè)以上操作數(shù)執(zhí)行指令，例如算術(shù)及邏輯運(yùn)算。舉例來說，ALU電路可使操作數(shù)彼此相加、相減、相乘或相除，或者可使一個(gè)或一個(gè)以上操作數(shù)經(jīng)歷邏輯運(yùn)算，例如AND、OR、XOR及NOT邏輯函數(shù)。 各種算術(shù)及邏輯運(yùn)算可具有不同程度的復(fù)雜性。舉例來說，一些運(yùn)算可通過在一個(gè)循環(huán)中經(jīng)由ALU電路輸入操作數(shù)來實(shí)施，而其它運(yùn)算可利用多個(gè)時(shí)鐘循環(huán)。在將一指令集引導(dǎo)到ALU以供執(zhí)行中可涉及電子系統(tǒng)中的若干個(gè)組件。在一些裝置中，所述指令及任何對應(yīng)數(shù)據(jù)(例如，將對其執(zhí)行所述指令的操作數(shù))可由電子系統(tǒng)中的控制器或某一其它適合的處理器產(chǎn)生。由于執(zhí)行一指令集所需要的時(shí)鐘循環(huán)的時(shí)間或數(shù)目可取決于運(yùn)算類型而變化，因此可在由ALU執(zhí)行指令及/或數(shù)據(jù)之前將所述指令及/或數(shù)據(jù)寫入到存儲(chǔ)器裝置(例如，存儲(chǔ)器陣列)。可在ALU開始對所述數(shù)據(jù)執(zhí)行所述指令之前檢索并定序及/或緩沖所述指令及數(shù)據(jù)。為了改進(jìn)處理性能，寫入、讀取、定序、緩沖及執(zhí)行指令及/或數(shù)據(jù)的步驟可對不同指令或一指令的不同部分大致同時(shí)地發(fā)生。此并行處理可稱為“管線化”。還可在其中直接在存儲(chǔ)器裝置上實(shí)施處理器(例如，一個(gè)或一個(gè)以上ALU)的存儲(chǔ)器中處理器(PIM)裝置中改進(jìn)裝置性能，從而節(jié)約處理中的電力。還可并行地實(shí)施處理從而進(jìn)一步改進(jìn)處理性能。 在并行數(shù)據(jù)處理中，可控制運(yùn)算的執(zhí)行以使得可選擇性地實(shí)施某些運(yùn)算。

發(fā)明內(nèi)容


在以下詳細(xì)說明中且參考圖式描述某些實(shí)施例，在所述圖式中圖1描繪根據(jù)本發(fā)明技術(shù)的實(shí)施例的基于處理器的系統(tǒng)的框圖；圖2描繪根據(jù)本發(fā)明技術(shù)的實(shí)施例的具有與外部存儲(chǔ)器控制器介接的嵌入式算術(shù)邏輯單元的存儲(chǔ)器系統(tǒng)的框圖；圖3描繪根據(jù)本發(fā)明技術(shù)的一個(gè)或一個(gè)以上實(shí)施例的計(jì)算緩沖器及包括嵌入于
4存儲(chǔ)器裝置上的ALU的計(jì)算引擎的框圖；圖4A及圖4B描繪根據(jù)本發(fā)明技術(shù)的一個(gè)或一個(gè)以上實(shí)施例的具有8位ALU的計(jì)算引擎；圖5圖解說明根據(jù)本發(fā)明技術(shù)的一個(gè)或一個(gè)以上實(shí)施例的用于條件式掩蔽的邏輯；圖6描繪圖解說明根據(jù)本發(fā)明技術(shù)的一個(gè)或一個(gè)以上實(shí)施例的使用線內(nèi)指令格式的條件式執(zhí)行的過程的流程圖；及圖7描繪圖解說明根據(jù)本發(fā)明技術(shù)的一個(gè)或一個(gè)以上實(shí)施例的使用基于計(jì)數(shù)器的格式的條件式執(zhí)行的過程的流程圖。
具體實(shí)施例方式算術(shù)邏輯單元(ALU)電路一般用以在多個(gè)級(jí)中處理指令。處理指令可包含執(zhí)行指令并存儲(chǔ)所執(zhí)行指令的結(jié)果。更具體來說，指令及將對其執(zhí)行所述指令的數(shù)據(jù)可由控制器發(fā)送到ALU，且可首先存儲(chǔ)于存儲(chǔ)器裝置中以在ALU電路可用于執(zhí)行所述指令時(shí)檢索。一旦已執(zhí)行所述指令，ALU便可將運(yùn)算的結(jié)果寫入到存儲(chǔ)器組件或任何其它適合的輸出。在本發(fā)明技術(shù)的一個(gè)或一個(gè)以上實(shí)施例中，一個(gè)或一個(gè)以上處理器(例如，ALU) 可與存儲(chǔ)器裝置封裝在一起。舉例來說，所述存儲(chǔ)器裝置可為存儲(chǔ)器中處理器(PIM)，且可包含若干嵌入式ALU及一存儲(chǔ)器陣列，所述存儲(chǔ)器陣列可存儲(chǔ)待由所述ALU執(zhí)行的指令及數(shù)據(jù)以及來自已完成指令的結(jié)果。在其它實(shí)施例中，所述ALU及所述存儲(chǔ)器陣列可位于同一封裝中的唯一裸片上。舉例來說，所述ALU與所述存儲(chǔ)器陣列可布置于多芯片封裝(MCP) 中且可通過一個(gè)或一個(gè)以上穿硅通孔(TSV)電連接。嵌入于存儲(chǔ)器裝置上或與存儲(chǔ)器裝置中的存儲(chǔ)器組件封裝在一起的處理器可稱為“內(nèi)部處理器”，這是因?yàn)槠湓诖鎯?chǔ)器裝置內(nèi)部。如本文中所使用，“計(jì)算引擎”可為內(nèi)部處理器的實(shí)例，且可嵌入于根據(jù)本發(fā)明技術(shù)的存儲(chǔ)器裝置上或封裝于所述存儲(chǔ)器裝置中。雖然在存儲(chǔ)器裝置外部的處理器可需要外部輸入/輸出(I/O)來將信息(例如， 指令及/或數(shù)據(jù))傳送到所述存儲(chǔ)器裝置的存儲(chǔ)器陣列及從所述存儲(chǔ)器陣列傳送信息(例如，指令及/或數(shù)據(jù))，但計(jì)算引擎可通過允許在無外部I/O的情況下在所述存儲(chǔ)器陣列與所述計(jì)算引擎之間傳送信息來節(jié)約電力消耗。所述存儲(chǔ)器裝置還可包含用以組織指令的組件(例如，定序器)及用以在所述計(jì)算引擎實(shí)施運(yùn)算之前保持?jǐn)?shù)據(jù)的存儲(chǔ)器組件(例如，緩沖器)。如所論述，所述計(jì)算引擎可實(shí)施各種數(shù)學(xué)及邏輯運(yùn)算，且還可稱為存儲(chǔ)器裝置的內(nèi)部處理器。所述計(jì)算引擎可具有若干個(gè)基本建構(gòu)塊，所述若干個(gè)基本建構(gòu)塊可以是各自為一個(gè)字節(jié)寬的ALU?？梢砸环绞脚渲盟鲇?jì)算引擎的所述ALU以改進(jìn)處理性能。本發(fā)明技術(shù)的一個(gè)實(shí)施例涉及一種具有經(jīng)配置而用于并行數(shù)據(jù)處理的嵌入式計(jì)算引擎的存儲(chǔ)器裝置。所述計(jì)算引擎中的并行數(shù)據(jù)處理可使得所述計(jì)算引擎的一個(gè)ALU能夠?qū)σ粋€(gè)操作數(shù)進(jìn)行運(yùn)算。雖然每一 ALU可花一個(gè)以上循環(huán)來完成對一操作數(shù)的指令，但所述計(jì)算引擎中的所述ALU中的每一者可處理不同操作數(shù)，從而允許所述計(jì)算引擎并行地處理多個(gè)操作數(shù)。因此，根據(jù)本發(fā)明并行處理技術(shù)，具有嵌入式計(jì)算引擎的存儲(chǔ)器裝置可在同一存儲(chǔ)器裝置內(nèi)處理較大量的數(shù)據(jù)。
并行ALU可并行地對不同操作數(shù)進(jìn)行運(yùn)算，且在一些系統(tǒng)中，并行ALU可對不同操作數(shù)實(shí)施相同運(yùn)算。然而，在一個(gè)實(shí)施例中，條件式指令可使得存儲(chǔ)器裝置能夠基于是否已滿足條件來選擇性地對操作數(shù)實(shí)施運(yùn)算。舉例來說，本發(fā)明技術(shù)中的一者或一者以上提供在每操作數(shù)基礎(chǔ)上選擇性地實(shí)施運(yùn)算的系統(tǒng)及方法，且可改進(jìn)計(jì)算引擎的效率以及所處理數(shù)據(jù)的質(zhì)量或已完成指令的結(jié)果?，F(xiàn)轉(zhuǎn)到各圖，圖1描繪一般由參考編號(hào)10表示的基于處理器的系統(tǒng)。如下文所解釋，系統(tǒng)10可包含根據(jù)本發(fā)明技術(shù)的實(shí)施例制造的各種電子裝置。系統(tǒng)10可為例如計(jì)算機(jī)、尋呼機(jī)、蜂窩式電話、個(gè)人記事本、控制電路等多種類型中的任一者。在典型的基于處理器的系統(tǒng)中，一個(gè)或一個(gè)以上處理器12(例如，微處理器)控制對系統(tǒng)10中的系統(tǒng)功能及請求的處理。如下文所解釋，系統(tǒng)10的處理器12及其它子組件可包含根據(jù)本發(fā)明技術(shù)的一個(gè)或一個(gè)以上實(shí)施例制造的存儲(chǔ)器裝置。系統(tǒng)10通常包含電源14。舉例來說，如果系統(tǒng)10為便攜式系統(tǒng)，則電源14可有利地包含燃料電池、電力采集裝置(power scavenging device)、永久電池、可替換電池及/ 或可再充電電池。舉例來說，電源14還可包含AC適配器，因此系統(tǒng)10可插入到墻式插座中。舉例來說，電源14還可包含DC適配器以使得系統(tǒng)10可插入到車載點(diǎn)煙器中。取決于系統(tǒng)10實(shí)施的功能，各種其它裝置可耦合到處理器12。舉例來說，輸入裝置16可耦合到處理器12。舉例來說，輸入裝置16可包含按鈕、開關(guān)、鍵盤、光筆、鼠標(biāo)、數(shù)字化器以及手寫筆及/或語音辨識(shí)系統(tǒng)。顯示器18也可耦合到處理器12。輸入裝置16 及/或顯示器18可各自或兩者形成用戶接口。舉例來說，顯示器18可包含IXD、SED顯示器、CRT顯示器、DLP顯示器、等離子顯示器、OLED顯示器、LED及/或音頻顯示器。此外，RF 子系統(tǒng)/基帶處理器20也可耦合到處理器12。RF子系統(tǒng)/基帶處理器20可包含耦合到 RF接收器及RF發(fā)射器的天線(未展示)。一個(gè)或一個(gè)以上通信端口 22也可耦合到處理器 12。舉例來說，通信端口 22可適于耦合到例如調(diào)制解調(diào)器、打印機(jī)、計(jì)算機(jī)等一個(gè)或一個(gè)以上外圍裝置M或者例如局域網(wǎng)、遠(yuǎn)程局域網(wǎng)、內(nèi)聯(lián)網(wǎng)或因特網(wǎng)的網(wǎng)絡(luò)。處理器12 —般通過處理存儲(chǔ)于存儲(chǔ)器中的軟件程序來控制系統(tǒng)10。舉例來說，所述軟件程序可包含操作系統(tǒng)、數(shù)據(jù)庫軟件、繪圖軟件、字處理軟件以及/或者視頻、圖片或聲音編輯軟件。存儲(chǔ)器可操作地耦合到處理器12以存儲(chǔ)并促進(jìn)指令的執(zhí)行以實(shí)施各種程序。舉例來說，處理器12可耦合到系統(tǒng)存儲(chǔ)器沈，系統(tǒng)存儲(chǔ)器沈可包含動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)及/或同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)。系統(tǒng)存儲(chǔ)器沈可包含易失性存儲(chǔ)器、非易失性存儲(chǔ)器或其組合。系統(tǒng)存儲(chǔ)器沈通常較大以使其可動(dòng)態(tài)地存儲(chǔ)所載入的應(yīng)用程序及數(shù)據(jù)。處理器12還可耦合到非易失性存儲(chǔ)器觀，此并不暗示系統(tǒng)存儲(chǔ)器沈必需為易失性的。非易失性存儲(chǔ)器觀可包含待結(jié)合系統(tǒng)存儲(chǔ)器沈使用的只讀存儲(chǔ)器(ROM)(例如， EPR0M、電阻式只讀存儲(chǔ)器(RROM))及/或快閃存儲(chǔ)器。ROM的大小通常經(jīng)選擇以恰好足夠大以存儲(chǔ)任何必需的操作系統(tǒng)、應(yīng)用程序及固定數(shù)據(jù)。另外，舉例來說，非易失性存儲(chǔ)器洲可包含高容量存儲(chǔ)器，例如磁帶或磁盤驅(qū)動(dòng)器存儲(chǔ)器，例如包含電阻式存儲(chǔ)器或其它類型的非易失性固態(tài)存儲(chǔ)器的混合式驅(qū)動(dòng)器。本發(fā)明技術(shù)的一些實(shí)施例涉及處理器12與系統(tǒng)存儲(chǔ)器沈的組件之間的通信。舉例來說，處理器12可包含通用處理器、中央處理單元、處理器核心、ASIC、存儲(chǔ)器控制器及/或ALU，其(舉例來說)能夠發(fā)送及接收來自系統(tǒng)存儲(chǔ)器沈中的存儲(chǔ)器裝置的內(nèi)部處理器的信號(hào)。處理器12與系統(tǒng)存儲(chǔ)器沈的組件之間的通信中所涉及的系統(tǒng)10的組件可一般稱為“存儲(chǔ)器系統(tǒng)”30，如在圖2的框圖中所圖解說明。在一些實(shí)施例中，存儲(chǔ)器系統(tǒng)30可包含存儲(chǔ)器裝置34，存儲(chǔ)器裝置34可為系統(tǒng)10的系統(tǒng)存儲(chǔ)器沈的一部分(如圖1中)且可具有內(nèi)部處理器。存儲(chǔ)器系統(tǒng)30還可包含外部處理器32，外部處理器32可處于具有更一般目的的處理器的芯片上系統(tǒng)(SOC)中以共同形成處理器控制系統(tǒng)10的處理器12 (如圖1中)。外部處理器32 (其還可為外部存儲(chǔ)器控制器)可與存儲(chǔ)器裝置34的某些組件通信及/或控制存儲(chǔ)器裝置34的某些組件。存儲(chǔ)器系統(tǒng)30可包含具有不限于外部處理器32與存儲(chǔ)器裝置34之間的通信的功能的組件。舉例來說，外部處理器32可控制除存儲(chǔ)器裝置34以外的裝置。然而，外部處理器32 (如關(guān)于存儲(chǔ)器系統(tǒng)30所解釋)可指代外部處理器32的與存儲(chǔ)器裝置34的某些組件通信及/或控制存儲(chǔ)器裝置34的某些組件的一個(gè)功能。同樣地，并非系統(tǒng)存儲(chǔ)器沈的所有部分均可為存儲(chǔ)器系統(tǒng)30的一部分。根據(jù)本發(fā)明技術(shù)，“存儲(chǔ)器裝置” 34可指代系統(tǒng)存儲(chǔ)器26的在與外部處理器32的通信中涉及的組件。外部處理器32與存儲(chǔ)器裝置；34可由標(biāo)準(zhǔn)存儲(chǔ)器接口 44(例如，DDR、DDR2、DDR3、 LPDDR或LPDDM)可操作地耦合，此可允許外部處理器32與存儲(chǔ)器裝置34之間的數(shù)據(jù)傳送，且可允許外部處理器32將命令發(fā)送(例如，傳送)到存儲(chǔ)器裝置34。舉例來說，在一個(gè)或一個(gè)以上實(shí)施例中，標(biāo)準(zhǔn)存儲(chǔ)器接口 44的類型可包含DDR、DDR2、DDR3、LPDDR或LPDDR2。 此外，在一些實(shí)施例中，額外接口可經(jīng)配置以允許在存儲(chǔ)器裝置34與外部處理器32之間傳送數(shù)據(jù)以及命令(例如，請求、準(zhǔn)予、指令等)。舉例來說，外部處理器32與存儲(chǔ)器裝置34 還可由控制接口 46可操作地耦合，此可允許在外部處理器32與存儲(chǔ)器裝置34之間傳送命令，包含將命令從存儲(chǔ)器裝置；34傳送到外部處理器32。存儲(chǔ)器裝置34可包含計(jì)算引擎38及存儲(chǔ)器陣列36。存儲(chǔ)器陣列36可指代任何適合形式的存儲(chǔ)，且可包含(舉例來說)DRAM陣列或SDRAM陣列。存儲(chǔ)器控制器32可存取存儲(chǔ)器陣列36，且可能夠?qū)懭氪捎?jì)算引擎38執(zhí)行的數(shù)據(jù)或指令。計(jì)算引擎38可包含一個(gè)或一個(gè)以上算術(shù)邏輯單元(ALU)。計(jì)算引擎38可嵌入于存儲(chǔ)器裝置34上且能夠存取存儲(chǔ)器陣列36，包含從存儲(chǔ)器陣列36檢索信息并將信息存儲(chǔ)于存儲(chǔ)器陣列36中。在計(jì)算引擎38與存儲(chǔ)器陣列36之間檢索并存儲(chǔ)信息的過程可涉及定序器40及計(jì)算引擎緩沖器塊42。定序器40可定序由控制器32發(fā)送到存儲(chǔ)器陣列36的指令并將從存儲(chǔ)器陣列36檢索的數(shù)據(jù)存儲(chǔ)于存儲(chǔ)器組件(例如，計(jì)算引擎緩沖器塊42)中。一旦計(jì)算引擎38已執(zhí)行所述指令，便可在將結(jié)果寫入到存儲(chǔ)器陣列36之前將其存儲(chǔ)于計(jì)算引擎緩沖器塊42中。此外，由于在計(jì)算引擎中一些指令可需要一個(gè)以上時(shí)鐘循環(huán)，因此還可將中間結(jié)果存儲(chǔ)于存儲(chǔ)器裝置34中的存儲(chǔ)器組件中。 舉例來說，可將中間結(jié)果存儲(chǔ)于(例如)計(jì)算引擎緩沖器塊42、其它緩沖器或耦合到計(jì)算引擎38的寄存器等存儲(chǔ)器組件中。在一些實(shí)施例中，計(jì)算引擎緩沖器塊42可包含一個(gè)以上緩沖器層。舉例來說，緩沖器塊42可包含計(jì)算緩沖器(其可存儲(chǔ)操作數(shù))及指令緩沖器 (其可存儲(chǔ)指令)。緩沖器塊42還可包含額外緩沖器(例如，數(shù)據(jù)緩沖器或簡單緩沖器)， 其可提供較密集存儲(chǔ)且可存儲(chǔ)所執(zhí)行指令的中間結(jié)果或最終結(jié)果。如本文中所使用，“緩沖器42”可指代計(jì)算引擎緩沖器塊42中的任一層(例如，計(jì)算緩沖器、指令緩沖器、數(shù)據(jù)緩沖
7器等)O在典型的存儲(chǔ)器系統(tǒng)30中，外部處理器32可將數(shù)據(jù)及指令存儲(chǔ)于存儲(chǔ)器裝置34 上的存儲(chǔ)器陣列36中。定序器40可存取存儲(chǔ)器陣列36以檢索所述指令且可將所述數(shù)據(jù)從存儲(chǔ)器陣列36拷貝到緩沖器42。圖3的框解說明具有多個(gè)ALU 50且可連接到緩沖器42的計(jì)算引擎38。在一個(gè)實(shí)施例中，緩沖器42可經(jīng)配置以使得可將數(shù)據(jù)寫入到緩沖器 42中的存儲(chǔ)元件并從所述存儲(chǔ)元件讀取所述數(shù)據(jù)以允許節(jié)省計(jì)算引擎38的計(jì)算循環(huán)的數(shù)目。此外，計(jì)算引擎38可經(jīng)配置以使得每一 ALU 50可一次對一個(gè)操作數(shù)進(jìn)行運(yùn)算。如將參考圖6進(jìn)一步論述，計(jì)算引擎38中的每一 ALU 50可對一操作數(shù)進(jìn)行運(yùn)算且可并行地對多個(gè)操作數(shù)進(jìn)行運(yùn)算以增加計(jì)算引擎38的效率。ALU 50可對任一大小的操作數(shù)進(jìn)行運(yùn)算，且取決于操作數(shù)的大小，可經(jīng)由ALU 50 經(jīng)由一個(gè)或一個(gè)以上循環(huán)實(shí)施運(yùn)算。ALU 50可包含多個(gè)1位(Ib)ALU 52，所述1位(Ib) ALU 52可為較大ALU 50的組件。如本文中所使用，包括一個(gè)或一個(gè)以上IbALU 52的較大 ALU 50可稱為“ALU塊50”。在圖4A及圖4B的圖示中圖解說明計(jì)算引擎38的一部分，圖 4A及圖4B描繪包含八個(gè)lb ALU 52的ALU塊50的一個(gè)實(shí)施例。對8b ALU塊50的圖解說明已在圖4A與圖4B之間分開，且所標(biāo)的字母(標(biāo)記為N到V)對應(yīng)于如何將每一半接合以形成8b ALU塊50。雖然本發(fā)明使用8b ALU塊50作為本發(fā)明技術(shù)的實(shí)例，但還可使用不同大小的ALU塊50。根據(jù)本發(fā)明技術(shù)的ALU塊50可由建構(gòu)塊(例如，加法器、lb ALU等)構(gòu)成，此可使得ALU塊50能夠?qū)θ我淮笮〉牟僮鲾?shù)實(shí)施邏輯或數(shù)學(xué)運(yùn)算。ALU塊50可對可由輸入多路復(fù)用器M輸入的操作數(shù)進(jìn)行運(yùn)算。在一些實(shí)施例中，定序器40(圖2、可從輸入多路復(fù)用器64的五個(gè)不同輸入選擇待寫入到每一 Ib ALU 52的數(shù)據(jù)，所述五個(gè)不同輸入包含常數(shù)寄存器(標(biāo)示為“const W-7]”)、和寄存器 ("SUM
”)、移位寄存器(“shiftReg
”)、陣列 A (“A
”)及陣列 B(“B
”)。 陣列A及陣列B可從存儲(chǔ)器陣列36的不同部分輸入。在一些實(shí)施例中，所述存儲(chǔ)器陣列可包含庫A及庫B，所述庫可彼此連接、配置于計(jì)算引擎緩沖器塊42周圍或以其它方式配置于存儲(chǔ)器裝置34上。對于一些運(yùn)算來說，操作數(shù)可循環(huán)穿過一個(gè)或一個(gè)以上lb ALU 52 —遍以上，且穿過lb ALU 52的一個(gè)循環(huán)的輸出(其可為中間結(jié)果)可作為ALU塊50中的另一 lb ALU52 的輸入而進(jìn)位輸入?？扇Q于待對其進(jìn)行運(yùn)算的操作數(shù)的大小、運(yùn)算類型及ALU塊50的大小而在一個(gè)或一個(gè)以上循環(huán)中完成運(yùn)算。對于多循環(huán)運(yùn)算來說，可從一個(gè)循環(huán)穿過一個(gè)Ib ALU 52將常數(shù)寄存器輸入到另一 lb ALU 52中，例如來自另一 lb ALU 52的求和運(yùn)算。此夕卜，運(yùn)算的中間結(jié)果還可經(jīng)由和寄存器及移位寄存器輸入而輸入到輸入多路復(fù)用器M。舉例來說，在一個(gè)實(shí)施例中，中間結(jié)果可從lb ALU 52輸出并存儲(chǔ)于和寄存器或移位寄存器 58中直到其被輸入回到輸入多路復(fù)用器M中。每一 lb ALU 52的移位寄存器輸入可從ALU 塊50中的另一 lb ALU 52的進(jìn)位輸出輸出進(jìn)位輸入。進(jìn)位輸入到每一移位寄存器輸入中的中間結(jié)果可通過連接到每一 lb ALU 52的移位單元56而從一個(gè)lb ALU 52移位到另一 lb ALU 52。通過將每一循環(huán)的結(jié)果移位到ALU塊50中的鄰近lb ALU 52，一個(gè)ALU塊50 可經(jīng)由一個(gè)或一個(gè)以上循環(huán)對一個(gè)操作數(shù)進(jìn)行運(yùn)算。由于每一 ALU塊50可經(jīng)配置以對一個(gè)操作數(shù)進(jìn)行運(yùn)算，因此計(jì)算緩沖器的ALU塊 50可通過各自對不同操作數(shù)實(shí)施相同運(yùn)算來并行地處理操作數(shù)。在一個(gè)實(shí)施例中，可通過基于是否已滿足條件而使得每一 ALU能夠?qū)嵤┻\(yùn)算來進(jìn)一步改進(jìn)處理性能。舉例來說，ALU 可能夠接收條件指令并基于是否已滿足所述條件指令的條件而實(shí)施某些條件式操作，例如執(zhí)行指令流中的某些條件式指令。在一些實(shí)施例中，可期望計(jì)算引擎38在已滿足條件的情況下對某些操作數(shù)實(shí)施運(yùn)算，或者在尚未滿足所述條件的情況下對不同操作數(shù)實(shí)施不同運(yùn)算。雖然無論是否已滿足所述條件，均可通過實(shí)施運(yùn)算來實(shí)現(xiàn)最終結(jié)果，但一些運(yùn)算可不相關(guān)且可占據(jù)緩沖器或存儲(chǔ)器空間且減慢計(jì)算引擎38的處理?；跅l件實(shí)現(xiàn)選擇性地實(shí)施運(yùn)算的方法可改進(jìn)處理性能以及最終結(jié)果或中間結(jié)果的質(zhì)量。舉例來說，計(jì)算引擎38可具有256個(gè)ALU塊50。計(jì)算引擎38可接收待在將取決于操作數(shù)A是否大于操作數(shù)B而實(shí)施運(yùn)算的情況下執(zhí)行的指令，例如“如果(A > B)，則 B+5 ；否則B-5”。如果所述操作數(shù)為一個(gè)字節(jié)寬，則所述256個(gè)ALU塊50中的每一者可比較是否A > B。由于所述256個(gè)ALU塊50中的每一者可具有不同操作數(shù)A及操作數(shù)B，因此所述ALU塊50中的每一者可實(shí)施B+5或B-5以跨越256次運(yùn)算產(chǎn)生不同結(jié)果。因此，每一 ALU塊50可基于此指令而實(shí)施運(yùn)算。在一個(gè)實(shí)施例中，計(jì)算引擎38可通過啟用掩蔽邏輯以使得觸發(fā)一輸入可掩蔽條件式操作(例如，“則”運(yùn)算或“否則”運(yùn)算)來選擇性地控制待實(shí)施哪些運(yùn)算。舉例來說， 如果已滿足條件，則可掩蔽否則運(yùn)算且可實(shí)施則運(yùn)算。如果尚未滿足條件，則可掩蔽則運(yùn)算且可實(shí)施否則運(yùn)算。參考回到圖4A及圖4B的計(jì)算引擎38的部分，每一 ALU塊50可連接到條件式掩蔽邏輯60?？稍趫D5中更詳細(xì)地看見條件式掩蔽邏輯60的一個(gè)實(shí)施例。條件式掩蔽邏輯60可稱為條件式掩蔽單元或電路，其基于是否滿足條件而掩蔽指令流中的某些運(yùn)算。條件式掩蔽邏輯60的掩蔽可由定序器40(圖幻控制，定序器40可啟用條件式掩蔽邏輯60并觸發(fā)輸入66。舉例來說，當(dāng)啟用條件式掩蔽邏輯60時(shí)，邏輯60的輸出62可基于已如何觸發(fā)輸入66而掩蔽則運(yùn)算或否則運(yùn)算。可以各種方式實(shí)施條件式掩蔽邏輯60。一種選擇性地實(shí)施運(yùn)算的方法可為線內(nèi)過程100，如圖6的流程圖中所描繪。線內(nèi)過程100可涉及具有位字段的指令，所述位字段指示所述指令是條件指令還是條件式指令(即，所述指令的執(zhí)行基于已滿足或尚未滿足條件)。對線內(nèi)過程100的解釋可參考圖2的存儲(chǔ)器系統(tǒng)30中的組件以及圖5的條件式掩蔽邏輯60。此外，所述解釋還可參考如下文所提供的線內(nèi)過程100中所使用的線內(nèi)指令流的實(shí)例1. IessThan, 2, 3,1,0,02. add, 2,4,0,1,03. and, 3,4,0,1,04. multiply, SUM, 2,0,1,05. sub, 2,4,0,0,16. and, 3,4,0,0,17. multiply, SUM, 4,0,0,18. or, SUM, 4,0,0,19. and, 1,5,0,0,0線內(nèi)過程100可在定序器40接收到指令(框104)時(shí)開始(框102)。在上文實(shí)例中，每一指令可包含運(yùn)算、操作數(shù)A的地址、操作數(shù)B的地址及對其是條件指令還是條件式指令的指示。所提供的指令流是可如何配置條件指令流或條件式指令流的一個(gè)實(shí)例。在其它實(shí)施例中，每一指令的配置可不相同。舉例來說，并非為條件式的指令可儀具有界定操作數(shù)A地址及操作數(shù)B地址的位字段以及則及否則限定詞，且可不具有條件式限定詞。在所提供的實(shí)例性流中，指令1可為條件指令，因?yàn)槠浒甘酒錇闂l件指令的指示-例如，在此情形下，位字段(例如，條件字段)為“1”，且所述運(yùn)算可確定緩沖器42的行2(操作數(shù)A)是否小于緩沖器42的行3 (操作數(shù)B)。此外，在所提供的實(shí)例中，指令4可包含將在ALU塊50的和寄存器中找到的數(shù)據(jù)(操作數(shù)A)乘以緩沖器42的行2 (操作數(shù)B) 的運(yùn)算。如先前所論述，所述和寄存器可保持ALU塊50中的前一循環(huán)的中間結(jié)果。通常， 乘法可為多循環(huán)運(yùn)算，且可使用來自ALU塊50的和寄存器的中間結(jié)果。由于指令4并非條件指令，因此條件字段可為“0”。然而，指令4包含指示其為條件式指令的指示-在此情形下，則字段設(shè)定為“ 1”(而否則字段設(shè)定為“0”)。指令可由在存儲(chǔ)器裝置34外部的處理器(例如，外部控制器3 發(fā)送到存儲(chǔ)器裝置34。一旦定序器40接收到條件指令，所述定序器便可通過將啟用信號(hào)64設(shè)定為“1”來啟用條件式掩蔽邏輯(框106)。定序器40還可將輸入66設(shè)定為“0”?？苫谑欠褚褲M足指令的條件而觸發(fā)輸入66，且可實(shí)施則運(yùn)算或否則運(yùn)算。接著，定序器40可確定是否已滿足條件式命令中的條件(框108)。舉例來說，如果已滿足某一條件，則定序器40可使輸入 66保持為“0”，且ALU塊50可響應(yīng)于輸入66的“0”狀態(tài)而實(shí)施某些運(yùn)算。如果尚未滿足某一條件，則所述定序器還可將輸入66觸發(fā)為“1”，且ALU塊50可響應(yīng)于輸入66的“1”狀態(tài)而實(shí)施其它運(yùn)算。再次參考線內(nèi)指令流的實(shí)例，如果定序器40確定計(jì)算緩沖器42的行2小于計(jì)算緩沖器42的行3，則定序器40可(例如)通過使輸入66保持為低來將條件式掩蔽邏輯60 的輸出62驅(qū)動(dòng)為高(框110)。由于邏輯60的輸出62被驅(qū)動(dòng)為高，因此ALU塊50可實(shí)施則指令(框112)，所述則指令為上文線2到線4中的指令。舉例來說，ALU塊50可將計(jì)算緩沖器42的行2 (操作數(shù)A)與行4 (操作數(shù)B)相加。如果定序器40確定計(jì)算緩沖器42的行2大于行3，則可不滿足第一指令的條件， 且定序器40可將輸入66觸發(fā)為高(框114)。由于已觸發(fā)輸入66，因此ALU塊50可實(shí)施否則陳述(框116)，其在此實(shí)例中為線5到線8中的指令。舉例來說，ALU塊50可從計(jì)算緩沖器42的行2 (操作數(shù)A)中減去行4 (操作數(shù)B)。一旦ALU塊50已執(zhí)行所有的則指令或所有的否則指令(取決于是否已滿足條件)，定序器便可清除掩蔽(框118)。如在所述實(shí)例中所見，定序器40可通過產(chǎn)生清除指令(例如，線9上所示的清除指令)來執(zhí)行此，其中將可能以其它方式用以指示此指令是條件指令還是條件式指令的位字段全部設(shè)定為“0”。操作數(shù)地址的指令字段及位字段可為任意的。清除掩蔽可使得定序器40能夠在接收到另一條件指令時(shí)再次針對所有ALU塊50開始過程100。線內(nèi)指令過程100可在已存儲(chǔ)來自已完成指令的結(jié)果(框120)之后結(jié)束(框 122)。舉例來說，可將結(jié)果存儲(chǔ)于計(jì)算緩沖器42中，或者可直接存儲(chǔ)于存儲(chǔ)器裝置34的存儲(chǔ)器陣列36中。線內(nèi)過程100的一個(gè)優(yōu)點(diǎn)是可在一線內(nèi)指令流中發(fā)送無限數(shù)目個(gè)條件式指令。所述指令可僅受每一條件的相關(guān)指令的數(shù)目的限制。本發(fā)明技術(shù)的實(shí)施例還包含其它條件式指令格式。舉例來說，在另一實(shí)施例中，指令流可包含具有若干位字段的指令，所述若干位
10字段用以指示條件指令之后的指令中哪些指令是待在滿足條件的情況下執(zhí)行的條件式指令及哪些指令是待在不滿足條件的情況下執(zhí)行的條件式指令。在圖7中的計(jì)數(shù)器過程150 的流程圖中圖解說明此實(shí)施例的實(shí)例。對計(jì)數(shù)器過程150的解釋可參考圖2的存儲(chǔ)器系統(tǒng) 30中的組件以及圖5的條件式掩蔽邏輯60。此外，所述解釋還可參考以下指令流1. IessThan, 1,3,2,1,22. add, 0,0,0,1,23. sub,0,0,0,3,14. and, 0,0,0,7,15. add, 0,0,0,2,46. sub,0,0,0,1,77. and, 0,0,0,4, 2此流中的指令可包含運(yùn)算、對所述指令是否為條件指令的指示、對條件式指令的計(jì)數(shù)、操作數(shù)A的地址及操作數(shù)B的地址。如先前所論述，所提供的指令流為可如何配置指令流的一個(gè)實(shí)例。在其它實(shí)施例中，每一指令的配置可不相同。舉例來說，僅條件指令(線 1)可具有將指令界定為條件且界定所述指令流中的則運(yùn)算及否則運(yùn)算的位字段。其它命令可僅包含操作數(shù)A及操作數(shù)B的地址。在所提供的實(shí)例中，指令1可為條件式指令，這是因?yàn)闂l件字段為“1”，且條件為緩沖器42的行1 (操作數(shù)A)是否小于緩沖器42的行2 (操作數(shù)B)。對則指令的計(jì)數(shù)可設(shè)定為3，且ALU塊50可將所述三個(gè)指令執(zhí)行為則指令(例如，如果滿足條件則實(shí)施下三個(gè)指令)。對否則指令的計(jì)數(shù)可設(shè)定為2，且ALU塊50可將條件指令之后的第四個(gè)及第五個(gè)指令實(shí)施為否則指令(例如，如果尚未滿足條件則實(shí)施第四個(gè)及第五個(gè)操作)。計(jì)數(shù)器過程150可在定序器40接收到條件指令(框154)時(shí)開始(框15 。所述條件指令可從在存儲(chǔ)器裝置；34外部的處理器(例如，外部控制器3 發(fā)出。響應(yīng)于接收到所述條件指令，定序器40可通過將條件式掩蔽邏輯啟用信號(hào)64設(shè)定為“1”來啟用條件式掩蔽邏輯(框156)。定序器40還可將輸入66設(shè)定為“0”?？苫谑欠褚褲M足所述條件指令中的條件而觸發(fā)輸入66，且可執(zhí)行某些條件式指令。定序器40可辨識(shí)所述流中的指令具有指示命令流中的則指令的數(shù)目以及否則指令的數(shù)目的位字段。為執(zhí)行正確的指令，定序器40可追蹤寄存器中的則指令以及否則指令的數(shù)目(框158)。舉例來說，在一個(gè)實(shí)施例中，定序器40可設(shè)定條件式寄存器68來追蹤所述流中的條件式指令，且設(shè)定則/否則寄存器70來追蹤所述流中的則指令或否則指令的數(shù)目。定序器40還可在條件式掩蔽邏輯60中接通計(jì)數(shù)器72 (框160)以計(jì)數(shù)存儲(chǔ)于寄存器 68及70中的數(shù)目。接著，定序器40可確定是否已滿足所述條件(框16 。參考上文先前所示的實(shí)例性指令流的實(shí)例，定序器40可確定行1 (操作數(shù)A)小于行2 (操作數(shù)B)。接著，定序器40 可(例如)通過使輸入66保持為低來致使條件式掩蔽邏輯60的輸出為高(框164)。接著，ALU塊50可執(zhí)行所述流中的則指令(框166)，而掩蔽否則指令。由于指示則指令計(jì)數(shù)的位字段為3，因此ALU塊50可執(zhí)行條件指令之后的前三個(gè)指令。舉例來說，ALU塊50可將計(jì)算緩沖器42的行1(操作數(shù)A)與計(jì)算緩沖器42的行2 (操作數(shù)B)相加。如果定序器 40確定行1不小于行2，則定序器40可將輸入66觸發(fā)為高(框168)，且條件式掩蔽邏輯60可掩蔽則指令以使得ALU塊50跳過則指令(條件指令之后的前三個(gè)指令，這是因?yàn)閷?“則”字段的計(jì)數(shù)被設(shè)定為三)以實(shí)施所述三個(gè)則指令之后的兩個(gè)否則指令(框170)。舉例來說，ALU塊50可使計(jì)算緩沖器42的行2 (操作數(shù)A)與計(jì)算緩沖器42的行4 (操作數(shù) B)相加。一旦ALU塊50已實(shí)施所有的則運(yùn)算或所有的否則運(yùn)算(取決于是否已滿足所述條件)，定序器40便可清除對計(jì)算緩沖器42的所有ALU塊50的掩蔽(框17 。如在所述實(shí)例中所見，指令7可以與關(guān)于先前實(shí)例所論述的清除指令的方式相同的方式清除掩蔽。 計(jì)數(shù)器過程150可在已將來自已完成運(yùn)算的結(jié)果存儲(chǔ)于(例如)緩沖器42或存儲(chǔ)器陣列 36中(框174)之后結(jié)束(框176)。雖然可易于對本發(fā)明做出各種修改及替代形式，但已在圖式中以實(shí)例方式展示了特定實(shí)施例且在本文中詳細(xì)描述了所述特定實(shí)施例。然而，應(yīng)理解，本發(fā)明并不打算限于所揭示的特定形式。而是，本發(fā)明將涵蓋屬于如以上所附權(quán)利要求書所界定的本發(fā)明的精神及范圍內(nèi)的所有修改、等效物及替代形式。
權(quán)利要求
1.一種存儲(chǔ)器裝置，其包括定序器，其經(jīng)配置以接收條件式指令；及內(nèi)部處理器，其經(jīng)配置以僅在已滿足條件時(shí)執(zhí)行所述條件式指令。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述定序器經(jīng)配置以從在所述存儲(chǔ)器裝置外部的處理器接收所述條件式指令。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述條件式指令包括則指令或否則指令中的一者。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器裝置，其中所述內(nèi)部處理器包括計(jì)算引擎，所述計(jì)算引擎包括多個(gè)算術(shù)邏輯單元ALU塊，其中每一 ALU塊能夠基于是否已滿足所述條件而實(shí)施一個(gè)或一個(gè)以上則運(yùn)算或者一個(gè)或一個(gè)以上否則運(yùn)算。
5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器裝置，其中每一ALU塊能夠在已滿足所述條件時(shí)實(shí)施所述一個(gè)或一個(gè)以上則運(yùn)算且跳過所述一個(gè)或一個(gè)以上否則運(yùn)算。
6.根據(jù)權(quán)利要求4所述的存儲(chǔ)器裝置，其中每一ALU塊能夠在尚未滿足所述條件時(shí)實(shí)施所述一個(gè)或一個(gè)以上否則運(yùn)算且跳過所述一個(gè)或一個(gè)以上則運(yùn)算。
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中每一ALU塊耦合到經(jīng)配置以基于是否已滿足所述條件而掩蔽某些指令的條件式掩蔽邏輯。
8.根據(jù)權(quán)利要求7所述的存儲(chǔ)器裝置，其中所述定序器經(jīng)配置以在接收到條件指令時(shí)啟用所述條件式掩蔽邏輯。
9.根據(jù)權(quán)利要求7所述的存儲(chǔ)器裝置，其中所述定序器經(jīng)配置以基于是否已滿足所述條件而觸發(fā)信號(hào)到所述條件式掩蔽邏輯。
10.根據(jù)權(quán)利要求4所述的存儲(chǔ)器裝置，其中每一ALU塊耦合到經(jīng)配置以基于是否已滿足所述條件而掩蔽所述一個(gè)或一個(gè)以上則運(yùn)算或者所述一個(gè)或一個(gè)以上否則運(yùn)算的條件式掩蔽邏輯。
11.一種操作存儲(chǔ)器裝置的方法，其包括接收條件指令；啟用條件式掩蔽邏輯；基于是否已滿足所述條件指令的條件而將信號(hào)輸入到所述條件式掩蔽邏輯；及響應(yīng)于輸入到所述條件式掩蔽邏輯的所述信號(hào)而選擇性地執(zhí)行指令。
12.根據(jù)權(quán)利要求11所述的方法，其中從在所述存儲(chǔ)器裝置外部的處理器接收所述條件指令。
13.根據(jù)權(quán)利要求11所述的方法，其中將所述條件式掩蔽邏輯耦合到所述存儲(chǔ)器裝置的計(jì)算引擎中的算術(shù)邏輯單元ALU塊。
14.根據(jù)權(quán)利要求11所述的方法，其進(jìn)一步包括確定是否已滿足所述條件，所述確定包括識(shí)別所述條件指令中的條件；識(shí)別所述條件指令中的第一操作數(shù)及第二操作數(shù)；及將所述第一操作數(shù)與所述第二操作數(shù)進(jìn)行比較。
15.根據(jù)權(quán)利要求11所述的方法，其中輸入所述信號(hào)包括響應(yīng)于所述對是否已滿足所述條件的確定而觸發(fā)所述信號(hào)。
16.根據(jù)權(quán)利要求11所述的方法，其中選擇性地執(zhí)行指令包括在已滿足所述條件時(shí)實(shí)施對應(yīng)于則運(yùn)算的操作且不實(shí)施對應(yīng)于否則運(yùn)算的操作。
17.根據(jù)權(quán)利要求11所述的方法，其中選擇性地執(zhí)行指令包括在尚未滿足所述條件時(shí)實(shí)施對應(yīng)于否則運(yùn)算的操作且不實(shí)施對應(yīng)于則運(yùn)算的操作。
18.根據(jù)權(quán)利要求11所述的方法，其中所述條件指令為所接收指令流中的一者，其中所述流中的所述指令中的每一者包括多個(gè)位字段，其中所述多個(gè)位字段指示運(yùn)算；指示所述指令是條件指令還是條件式指令；及識(shí)別用于所述運(yùn)算的操作數(shù)。
19.根據(jù)權(quán)利要求18所述的方法，其中選擇性地執(zhí)行指令包括在滿足所述條件時(shí)執(zhí)行所述指令中的某些指令；及在不滿足所述條件時(shí)執(zhí)行所述指令中的其它指令。
20.根據(jù)權(quán)利要求11所述的方法，其中所述條件指令為所接收指令流中的一者，其中所述流中的所述指令中的每一者包括多個(gè)位字段，其中所述多個(gè)位字段識(shí)別運(yùn)算；及識(shí)別用于所述運(yùn)算的操作數(shù)。
21.根據(jù)權(quán)利要求20所述的方法，其中所述條件指令包含界定所述流中的第一條件式指令的數(shù)目及第二條件式指令的數(shù)目的多個(gè)位字段。
22.根據(jù)權(quán)利要求21所述的方法，其中所述存儲(chǔ)器裝置包括一個(gè)或一個(gè)以上ALU塊，且其中每一 ALU塊包括用以計(jì)數(shù)第一條件式指令的所述數(shù)目且接著計(jì)數(shù)第二條件式指令的數(shù)目的計(jì)數(shù)器。
23.一種內(nèi)部處理器，其包括多個(gè)算術(shù)邏輯單元ALU塊，其中每一 ALU塊經(jīng)配置以與所述多個(gè)ALU塊中的其它ALU 塊并行地處理?xiàng)l件式操作；及條件式掩蔽邏輯，其耦合到所述多個(gè)ALU塊中的每一者，其中所述條件式掩蔽邏輯經(jīng)配置以允許相應(yīng)ALU在滿足條件的情況下實(shí)施某些運(yùn)算，或者在不滿足所述條件的情況下實(shí)施其它運(yùn)算。
24.根據(jù)權(quán)利要求23所述的內(nèi)部處理器，其中所述內(nèi)部處理器嵌入于包括存儲(chǔ)器組件的存儲(chǔ)器裝置上或與所述存儲(chǔ)器裝置封裝在一起。
25.根據(jù)權(quán)利要求M所述的內(nèi)部處理器，其中所述內(nèi)部處理器經(jīng)配置以由所述存儲(chǔ)器裝置的定序器來控制。
26.根據(jù)權(quán)利要求23所述的內(nèi)部處理器，其中所述多個(gè)ALU塊中的每一ALU塊包括1 位單元，且其中一個(gè)1位單元的輸出可為所述ALU塊中的另一 1位單元的輸入。
27.根據(jù)權(quán)利要求23所述的內(nèi)部處理器，其中耦合到所述內(nèi)部處理器的定序器經(jīng)配置以觸發(fā)信號(hào)到所述條件式掩蔽邏輯。
28.根據(jù)權(quán)利要求27所述的內(nèi)部處理器，其中沿第一方向觸發(fā)的所述信號(hào)允許所述相應(yīng)ALU實(shí)施所述某些運(yùn)算，且其中沿第二方向觸發(fā)的所述信號(hào)允許所述相應(yīng)ALU實(shí)施所述其它運(yùn)算。
全文摘要
本發(fā)明技術(shù)提供存儲(chǔ)器裝置(34)的一種內(nèi)部處理器(38)，舉例來說，所述內(nèi)部處理器(38)經(jīng)配置以選擇性地并行地執(zhí)行指令。一個(gè)此種內(nèi)部處理器(38)包含多個(gè)算術(shù)邏輯單元ALU(50)，每一ALU(50)連接到條件式掩蔽邏輯(60)，且每一ALU(50)經(jīng)配置以處理?xiàng)l件式指令。所述存儲(chǔ)器裝置(34)的定序器(40)可接收條件指令。一旦接收到所述條件指令，所述定序器(40)便可啟用所述ALU(50)的所述條件式掩蔽邏輯(60)。所述定序器(40)可觸發(fā)信號(hào)到所述條件式掩蔽邏輯(60)，以使得所述掩蔽邏輯(60)在已滿足所述條件指令的條件的情況下掩蔽某些指令，且在尚未滿足所述條件的情況下掩蔽其它指令。在一個(gè)實(shí)施例中，所述內(nèi)部處理器(38)中的每一ALU(50)可選擇性地并行地實(shí)施指令。
文檔編號(hào)G06F15/78GK102460420SQ201080031093
公開日2012年5月16日 申請日期2010年5月19日 優(yōu)先權(quán)日2009年6月4日
發(fā)明者羅伯特·沃克 申請人:美光科技公司