專利名稱：高速同步數(shù)據(jù)采集卡的制作方法
技術領域：
本實用新型涉及虛擬儀器技術領域，尤其涉及一種基于PXI或PCI總線的高速同步數(shù)據(jù)采集卡。
背景技術：
國內目前基于PXI或PCI總線的高速同步數(shù)據(jù)采集卡，分辨率為16位的產品較少，大多同類產品功能單一，僅有模擬輸入功能，而且采樣精度和同步性能比較差。但是隨著現(xiàn)代科學技術的迅速發(fā)展，尤其是在航空航天、軍事領域，對于同步數(shù)據(jù)采集的采樣精度和同步性能要求越來越高。迫切需要一種同步數(shù)據(jù)采集的采樣精度和同步性能高，同時還提供多種輔助功能，可以便于用戶有效降低開發(fā)成本的同步數(shù)據(jù)采集卡。在這些前提下，開發(fā)高速高精度的多功能同步數(shù)據(jù)采集卡具有很好的工程實用價值。
發(fā)明內容為了解決現(xiàn)有的同步數(shù)據(jù)采集卡產品功能單一、采樣精度和同步性差的技術問題，本實用新型提供一種高速同步數(shù)據(jù)采集卡，解決高精度高速的難點，具有高速同步、大緩存、高精度的優(yōu)點。本實用新型的技術解決方案:高速同步數(shù)據(jù)采集卡，其特殊之處在于:包括母板和多組子板，母板上設置有總線橋、可編程邏輯控制器FPGA、同步時鐘單元、存儲單元、電源電路、多組模擬插座和多組數(shù)字插座，所述總線橋的一端與總線連接，另一端與可編程邏輯控制器FPGA連接，所述同步時鐘單元、存儲單元、數(shù)字插座均與可編程邏輯控制器FPGA連接，所述子板上設置有子板模擬接口總線、子板功能電路和子板數(shù)字接口總線，所述子板模擬接口總線與模擬插座連接，所述子板數(shù)字接口總線與數(shù)字插座連接，所述子板數(shù)字接口總線包括十六根數(shù)據(jù)信號線、兩根時鐘信號線、三根AD配置信號線、三根子板功能配置信號線、I根+5V線和I根+3.3V線，所述十六根數(shù)據(jù)信號線、I根+5V線和三根子板功能配置信號線依次位于子板數(shù)字接口總線的一側，所述兩根時鐘信號線、I根+3.3V線和三根AD配置信號線依次位于子板數(shù)字接口總線的另一側；所述子板模擬接口總線包括一組±5電源線、一組±15電源線、兩根模擬輸入線(ACH+，ACH-)、一根零偏偏置線0F_PZ、一根零偏校準線0F_ADJ、一根滿偏校準線FS_ADJ、一根基準電壓線REF、一根模擬輸出線A0UT，所述兩根模擬輸入線(ACH+，ACH-)、一根模擬輸出線AOUT分別設置在子板模擬接口總線的兩頭，所述一組±5電源線和一組±15電源線位于子板模擬接口總線的中間。上述子板功能電路包括共模濾波線圈、模擬輸入切換開關、信號調理電路、濾波電路、校準電路和AD轉換電路，所述校準電路包括零偏校準電路和滿偏校準電路，[0015]所述共模濾波線圈的輸入端與子板模擬接口總線的兩根模擬輸入線(ACH+，ACH_)連接，所述共模濾波線圈的輸出端與模擬輸入切換開關的一端連接，所述模擬輸入切換開關的另一端與信號調理電路的輸入端連接，所述零偏校準電路的一端與信號調理電路的零偏調整端連接，所述零偏校準電路的另一端與子板模擬接口總線的一根零偏偏置線0F_PZ和一根零偏校準線0F_ADJ連接，所述信號調理電路的輸出端濾波電路的輸入端連接，所述濾波電路的輸出端與AD轉換電路的輸入端連接，所述AD轉換電路的輸出端與子板數(shù)字接口總線中的數(shù)據(jù)信號線連接，所述滿偏校準電路的輸出端與AD轉換電路的基準電壓端連接，所述滿偏校準電路的輸入端與一根滿偏校準線FS_ADJ和一根基準電壓線REF連接。上述信號調理電路包括依次連接的模擬輸入緩沖單元、輸入量程增益調理電路以及ADC輸入驅動單元，所述模擬輸入緩沖單元為高輸入阻抗運放器，所述輸入量程增益調理電路包括運放器和模擬開關，所述ADC輸入驅動單元包括差分運放器。上述阻抗運放器為AD8065，所述運放器為AD829，所述模擬開關為MAX337，所述差分運放器為AD8138。上述同步時鐘單元包括鎖相環(huán)、環(huán)路濾波器和壓控晶振，所述鎖相環(huán)的輸入端接PXI背板時鐘，所述鎖相環(huán)的輸出端接環(huán)路濾波器的輸入端，所述環(huán)路濾波器的輸出端與壓控晶振，所述壓控晶振向鎖相環(huán)輸出比較時鐘。上述鎖相環(huán)為ADF4001。本實用新型所具有的優(yōu)點:1、本實用新型通過對子板模擬接口總線和子板數(shù)字接口總線的定義，能夠實現(xiàn)兼容不同的工作電壓器件、不同分辨率和類型的AD轉換器。同時可以根據(jù)實際需要擴展控制位，不受管腳的限制。2、本實用新型通過在子板模擬接口總線再增加一組模擬輸入控制信號、零偏與滿偏控制電壓信號，在數(shù)據(jù)總線端對于AD轉換器的數(shù)據(jù)總線采用高阻態(tài)復用設計，在本實用新型中就能實現(xiàn)2路模擬輸入采集的功能。因此，基于本實用新型可以很方便的實現(xiàn)系列化同步數(shù)據(jù)采集卡的產品開發(fā)。3、本實用新型能夠實現(xiàn)多塊卡在同一個PXI機箱中且在同一個時鐘下工作，因此即使是多塊卡間的模擬輸入通道間也實現(xiàn)了同步時延差不超過2nS的指標。通過這些設計措施，使本實用新型在卡的同步性能方面獲得比較好的指標。

圖1本實用新型多功能數(shù)據(jù)采集卡總體結構圖；圖2本實用新型子板模擬接口總線圖；圖3子板數(shù)字接口總線圖；圖4子板功能電路圖；圖5信號調理電路圖；圖6同步時鐘功能框圖。
具體實施方式
[0031]如圖1所示，本實用新型包括PCI總線橋、FPGA、同步時鐘單元、存儲單元和各外圍功能電路。PCI總線橋實現(xiàn)母板局部總線與PCI總線的連接，F(xiàn)PGA實現(xiàn)PCI總線橋對同步時鐘單元、存儲單元和各外圍功能電路控制的邏輯實現(xiàn)；同步時鐘單元產生各功能電路正常工作所需要的高穩(wěn)定度同步時鐘；存儲單元實現(xiàn)高速大量的模擬輸入和輸出數(shù)據(jù)的緩存。本實用新型中的模擬輸入功能電路采用子板的形式實現(xiàn)。子板上設置有子板模擬接口總線、子板功能電路和子板數(shù)字接口總線，子板模擬接口總線與模擬插座連接，子板數(shù)字接口總線與數(shù)字插座連接，一個子板對應一組模擬插座和數(shù)字插座。圖2所示，子板模擬接口總線包括一組±5V電源線、一組±15V電源線、兩根模擬輸入線(ACH+，ACH-)、一根零偏偏置線0F_PZ、一根零偏校準線0F_ADJ、一根滿偏校準線FS_ADJ、一根基準電壓線REF、一根模擬輸出線A0UT，兩根模擬輸入線(ACH+，ACH-)、一根模擬輸出線AOUT分別設置在子板模擬接口總線的兩頭，所述一組±5V電源線和一組±15V電源線位于子板模擬接口總線的中間。本實用新型的子板是采用兩個40針的接口總線與母板上匹配的插座相連實現(xiàn)子母板結構的。如圖3所示，子板數(shù)字接口總線包括十六根數(shù)據(jù)信號線、兩根時鐘信號線、三根AD配置信號線、三根子板功能配置信號線、I根+5V線和I根+3.3V線，十六根數(shù)據(jù)信號線、I根+5V線和三根子板功能配置信號線依次位于子板數(shù)字接口總線的一側，所述兩根時鐘信號線、I根+3.3V線和三根AD配置信號線依次位于子板數(shù)字接口總線的另一側；這樣的布局易于實現(xiàn)模擬電路和數(shù)字電路在PCB布局時實現(xiàn)嚴格分開設計，有效降低數(shù)字電路對于高精度模擬信號調理電路的干擾。此外，對于電源種類的選擇、校準功能的、對于不同類型的AD兼容都做了必要的設計考慮。對于數(shù)字電路同樣提供有+5V和+3.3V兩種最常用的數(shù)字電源供電電壓。利用AD(TAD7為數(shù)據(jù)信號線，在其下方預留有8路空管腳，可以很方便的擴展為12、14、16位的不同類型的AD器件。CLK+、CLK-為AD工作時鐘信號。高速AD器件通常采用差分時鐘。AD_SCS、AD_SCK與AD_SD10為一組串行AD配置控制信號。AD_SCS為AD配置片選信號，AD_SCK為AD配置時鐘，AD_SD10為AD配置數(shù)據(jù)輸入輸出信號。通過這一組定義可以很方便的對于多采用SPI接口的需要配置的AD器件進行配置。MD_RCK、MD_SDA、MD_SCK為一組串行子板模式配置控制信號。模擬輸入采集功能模塊，通常都需要多個工作狀態(tài)選擇控制信號。比如量程控制、輸入方式控制等。為獲得最好的兼容性，能滿足各種需求，采取串入并出的思路定義了這樣一組功能信號。MD_RCK是狀態(tài)鎖存信號，MD_SDA是串行輸入數(shù)據(jù)信號，MD_SCK是串行輸入時鐘信號。其工作方式是首先通過MD_SCK和MD_SDA信號將狀態(tài)控制信號送入子板上的控制寄存器內，通過MD_RCK的上升沿使能輸出的控制信號端口上，這樣就實現(xiàn)了與并行控制同樣效果的狀態(tài)切換。如圖4所示，高速同步數(shù)據(jù)采集卡采用并行方式來實現(xiàn)多通道模擬信號的同步采集。每個子板功能電路都包括有獨立的共模濾波線圈、模擬輸入切換開關、信號調理電路、濾波電路、校準電路和AD轉換電路。校準電路包括零偏校準電路和滿偏校準電路，共模濾波線圈的輸入端與子板模擬接口總線的兩根模擬輸入線(ACH+，ACH-)連接，共模濾波線圈的輸出端與模擬輸入切換開關的一端連接，模擬輸入切換開關的另一端與信號調理電路的輸入端連接，零偏校準電路的一端與信號調理電路的零偏調整端連接，零偏校準電路的另一端與子板模擬接口總線的一根零偏偏置線OF_PZ和一根零偏校準線OF_ADJ連接，信號調理電路的輸出端與濾波電路的輸入端連接，濾波電路的輸出端與AD轉換電路的輸入端連接，AD轉換電路的輸出端與子板數(shù)字接口總線中的數(shù)據(jù)信號線連接，滿偏校準電路的輸出端與AD轉換電路的基準電壓端連接，滿偏校準電路的輸入端與一根滿偏校準線FS_ADJ和一根基準電壓線REF連接。在這里為模擬部分功能電路提供了 ±15V和±5V兩種模擬電源，這樣設計的原因是為在子板上能很方便使用不同供電電壓的模擬或混合器件。例如，差分運放AD8138其工作電壓較低±5V即可，然而其工作電流卻比較大。如果子板只提供一種±15V電源，這樣一方面會需要子板上增加電壓轉換電路；另一方面對于模擬電路供電要求使用線性穩(wěn)壓電路，而線性穩(wěn)壓電路由±15V降到±5V，其效率是極低的，會造成整機功耗大大增加。所以這里采用提供兩種模擬電源的方式是比較合適的。REF、0F_PZ、0P_ADJ、FS_ADJ為模擬輸入采集電路實現(xiàn)校準功能所定義的一組信號。REF為基準電壓，0F_PZ為模擬輸入零點拉偏電壓，F(xiàn)S_ADJ為模擬輸入滿偏校準電壓，F(xiàn)S_ADJ為模擬輸入滿偏校準電壓。在這里0F_ADJ為單極性電壓，而零點校準是需要正負雙向動作調整的。這里設計采用0F_PZ信號將模擬輸入零點固定反向拉偏到0F_ADJ可調整范圍的一半，然后通過改變0F_ADJ電壓就可實現(xiàn)可正負調整效果。由于本方案中每個模擬輸入輸出通道都提供了校準功能，而實現(xiàn)校準功能需要實現(xiàn)零點和滿偏兩種校準。采用了SPI串口的多路并行DA器件提供校準電壓，實現(xiàn)數(shù)字校準功能的。而SPI串口的多路并行DA多只能提供單極性輸出電壓。ACH+、ACH_為模擬信號輸入端口，這是差分信號輸入定義方式。將ACH-定義為模擬地，則其模擬輸入信號怎轉換為單端信號輸入方式。AOUT為模擬輸出信號，是不同輸入量程信號經過模擬信號調理電路歸一化后，分流出一路可用于通道觸發(fā)功能或其它使用。從上述對于子板接口的描述可知，這一設計能很方便的兼容不同工作電壓器件、不同分辨率和類型的AD轉換器的使用；可以根據(jù)實際需要擴展控制位，不受管腳的限制。如圖5所示，本實用新型信號調理電路采用分級處理。第一級(即模擬輸入緩沖單元)采用高輸入阻抗運放對輸入信號緩沖，獲得高阻抗、高共模抑制的性能；第二級(即輸入量程增益調理電路)采用運放加模擬開關實現(xiàn)信號放大或衰減的多檔位切換功能。第三級為ADC轉換電路驅動電路。其中第一級高輸入阻抗運放器為AD8065，第二級運放器為AD829，第三級驅動級差分運放器為AD8138。如圖6所示，對于高速同步數(shù)據(jù)采集卡的開發(fā)，獲得高質量的時鐘是有著很重要的意義的。作為同步數(shù)據(jù)產品關鍵的同步性能對于時鐘的要求是比較高的；對于本類產品如果能實現(xiàn)各個部分功能電路都工作于同一個時鐘下，對于提高產品穩(wěn)定性和簡化FPGA可編程邏輯設計都是很有利的。PXI機箱都提供有高質量的IOM時鐘信號。在本實用新型中利用了這個時鐘信號，采用高穩(wěn)定的壓控晶振、鎖相環(huán)、環(huán)路濾波器與PXI背板時鐘同步，獲取設備本地功能電路所需要的時鐘，從而實現(xiàn)了上述的目標。鎖相環(huán)選用Anglog公司的ADF4001。為確保獲得高穩(wěn)定度時鐘信號，這里選用40M的壓控晶振作為壓控振蕩器。PXI總線提供的IOM時鐘和壓控晶振提供的40M時鐘先在ADF4001內分別進行1000倍和4000倍分頻，而后將兩路時鐘都分頻為IOKHz的信號后進行相位比較處理，然后將相位比較信號通過2階無源環(huán)路濾波器濾波后產生控制壓控晶振所需要的電壓信號，從而組成一個完整的鎖相環(huán)路。此外，由于將每塊卡本地40M時鐘與PXI機箱提供的IOM時鐘同步，實現(xiàn)了多塊卡在同一個PXI機箱中工作在同一個時鐘下，因此即使是多塊卡間的模擬輸入通道間也實現(xiàn)了同步時延差不超過2nS的指標。通過這些設計措施，使本實用新型在卡的同步性能方面獲得比較好的指標。
權利要求1.高速同步數(shù)據(jù)采集卡，其特征在于:包括母板和多組子板， 所述母板上設置有總線橋、可編程邏輯控制器FPGA、同步時鐘單元、存儲單元、電源電路、多組模擬插座和多組數(shù)字插座，所述總線橋的一端與總線連接，另一端與可編程邏輯控制器FPGA連接，所述同步時鐘單元、存儲單元、數(shù)字插座均與可編程邏輯控制器FPGA連接， 所述子板上設置有子板模擬接口總線、子板功能電路和子板數(shù)字接口總線，所述子板模擬接口總線與模擬插座連接，所述子板數(shù)字接口總線與數(shù)字插座連接， 所述子板數(shù)字接口總線包括十六根數(shù)據(jù)信號線、兩根時鐘信號線、三根AD配置信號線、三根子板功能配置信號線、I根+5V線和I根+3.3V線， 所述十六根數(shù)據(jù)信號線、I根+5V線和三根子板功能配置信號線依次位于子板數(shù)字接口總線的一側，所述兩根時鐘信號線、I根+3.3V線和三根AD配置信號線依次位于子板數(shù)字接口總線的另一側； 所述子板模擬接口總線包括一組±5電源線、一組±15電源線、兩根模擬輸入線(ACH+，ACH-)、一根零偏偏置線OF_PZ、一根零偏校準線OF_ADJ、一根滿偏校準線FS_ADJ、一根基準電壓線REF、一根模擬輸出線AOUT， 所述兩根模擬輸入線(ACH+，ACH-)、一根模擬輸出線AOUT分別設置在子板模擬接口總線的兩頭，所述一組±5電源線和一組±15電源線位于子板模擬接口總線的中間。
2.根據(jù)權利要求1所述的高速同步數(shù)據(jù)采集卡，其特征在于:所述子板功能電路包括共模濾波線圈、模擬輸入切換開關、信號調理電路、濾波電路、校準電路和AD轉換電路，所述校準電路包括零偏校準電路和滿偏校準電路， 所述共模濾波線圈的輸入端與子板模擬接口總線的兩根模擬輸入線(ACH+，ACH-)連接，所述共模濾波線圈的輸出端與模擬輸入切換開關的一端連接，所述模擬輸入切換開關的另一端與信號調理電路的輸入端連接，所述零偏校準電路的一端與信號調理電路的零偏調整端連接，所述零偏校準電路的另一端與子板模擬接口總線的一根零偏偏置線0F_PZ和一根零偏校準線0F_ADJ連接，所述信號調理電路的輸出端濾波電路的輸入端連接，所述濾波電路的輸出端與AD轉換電路的輸入端連接，所述AD轉換電路的輸出端與子板數(shù)字接口總線中的數(shù)據(jù)信號線連接，所述滿偏校準電路的輸出端與AD轉換電路的基準電壓端連接，所述滿偏校準電路的輸入端與一根滿偏校準線FS_ADJ和一根基準電壓線REF連接。
3.根據(jù)權利要求2所述的高速同步數(shù)據(jù)采集卡，其特征在于:所述信號調理電路包括依次連接的模擬輸入緩沖單元、輸入量程增益調理電路以及ADC輸入驅動單元，所述模擬輸入緩沖單元為高輸入阻抗運放器， 所述輸入量程增益調理電路包括運放器和模擬開關，所述ADC輸入驅動單元包括差分運放器。
4.根據(jù)權利要求3所述的高速同步數(shù)據(jù)采集卡，其特征在于:所述阻抗運放器為AD8065，所述運放器為AD829，所述模擬開關為MAX337，所述差分運放器為AD8138。
5.根據(jù)權利要求1或2或3或4所述的高速同步數(shù)據(jù)采集卡，其特征在于:所述同步時鐘單元包括鎖相環(huán)、環(huán)路濾波器和壓控晶振，所述鎖相環(huán)的輸入端接PXI背板時鐘，所述鎖相環(huán)的輸出端接環(huán)路濾波器的輸入端，所述環(huán)路濾波器的輸出端與壓控晶振，所述壓控晶振向鎖相環(huán)輸出比較時鐘。
6.根據(jù)權利要求5所述的高速同步數(shù)據(jù)采集卡，其特征在于:所述鎖相環(huán)為ADF4001。
專利摘要本實用新型涉及高速同步數(shù)據(jù)采集卡，包括母板和多組子板，子板上設置有子板模擬接口總線、子板功能電路和子板數(shù)字接口總線，所述子板模擬接口總線與模擬插座連接，子板數(shù)字接口總線與數(shù)字插座連接，子板數(shù)字接口總線包括十六根數(shù)據(jù)信號線、兩根時鐘信號線、三根AD配置信號線、三根子板功能配置信號線、1根+5V線和1根+3.3V線，子板模擬接口總線包括一組±5電源線、一組±15電源線、兩根模擬輸入線(ACH+，ACH-)、一根零偏偏置線OF_PZ、一根零偏校準線OF_ADJ、一根滿偏校準線FS_ADJ、一根基準電壓線REF、一根模擬輸出線AOUT，本實用新型解決了現(xiàn)有的同步數(shù)據(jù)采集卡產品功能單一、采樣精度和同步性差的技術問題，本實用新型具有高速同步、大緩存、高精度的優(yōu)點。
文檔編號G06F17/40GK202995732SQ20122074824
公開日2013年6月12日 申請日期2012年12月30日 優(yōu)先權日2012年12月30日
發(fā)明者郭恩全, 馮輝, 馮平, 石俊斌, 白俊峰, 李光輝 申請人:陜西海泰電子有限責任公司