一種遠(yuǎn)端機(jī)的復(fù)位裝置制造方法
【專利摘要】本實(shí)用新型公開了一種遠(yuǎn)端機(jī)的復(fù)位裝置，包括：CPU、FPGA和復(fù)位芯片U1，復(fù)位芯片U1的開門狗輸入連到CPU，輸出連到FPGA；FPGA內(nèi)部處理開門狗輸入信號(hào)，生成新的復(fù)位信號(hào)連至復(fù)位芯片，復(fù)位芯片的復(fù)位管腳連接到CPU的復(fù)位管腳。本實(shí)用新型的有益效果是：支持命令控制字復(fù)位，在大型組網(wǎng)中，近端機(jī)可方便地對遠(yuǎn)端機(jī)進(jìn)行控制和遠(yuǎn)程升級(jí)。CPU啟動(dòng)時(shí)間不受硬件開門狗定時(shí)器閾值限制，靈活可靠。FPGA可對硬件開門狗定時(shí)器閾值調(diào)整；并與其他邏輯相互組合，能有效解決各種復(fù)雜復(fù)位。CPU和FPGA可實(shí)現(xiàn)相互復(fù)位，靈活性高。具備掉電告警功能，關(guān)鍵信息可及時(shí)備份，并將告警信息上報(bào)，方便近端機(jī)監(jiān)控。
【專利說明】一種遠(yuǎn)端機(jī)的復(fù)位裝置
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種復(fù)位裝置，更具體說，它涉及一種遠(yuǎn)端機(jī)的復(fù)位裝置。
【背景技術(shù)】
[0002]在室內(nèi)覆蓋領(lǐng)域，近端機(jī)將覆蓋需要的基帶I/Q數(shù)據(jù)和命令控制字，通過CPRI協(xié)議傳給近端機(jī)，如圖5所示。遠(yuǎn)端機(jī)接收基帶I/Q數(shù)據(jù)和命令控制字，并從協(xié)議中恢復(fù)出同步時(shí)鐘，CPRI協(xié)議物理上通過近端機(jī)和遠(yuǎn)端機(jī)的FPGA實(shí)現(xiàn)。遠(yuǎn)端機(jī)需要支持遠(yuǎn)程升級(jí)和命令控制字復(fù)位，這就要求遠(yuǎn)端機(jī)的FPGA具備復(fù)位系統(tǒng)的能力。
[0003]一個(gè)可靠的硬件系統(tǒng)，硬件開門狗電路是必不可少的，作為獨(dú)立于主控芯片CPU，在主控芯片程序跑飛或死機(jī)時(shí)，及時(shí)復(fù)位系統(tǒng)。相對的，軟件開門狗是由軟件在內(nèi)部模擬一個(gè)定時(shí)器，在CPU程序跑飛時(shí)通常能起作用；若CPU死機(jī)，則無法自復(fù)位，可靠性不夠。

【發(fā)明內(nèi)容】

[0004]本實(shí)用新型的目的是克服現(xiàn)有技術(shù)中的不足，提供一種結(jié)構(gòu)合理，適用于直放站遠(yuǎn)端機(jī)、RRU和分布式天線系統(tǒng)的遠(yuǎn)端機(jī)的復(fù)位裝置。
[0005]這種遠(yuǎn)端機(jī)的復(fù)位裝置，包括:CPU、FPGA和復(fù)位芯片Ul，復(fù)位芯片Ul的開門狗輸入連到CPU，輸出連到FPGA ；FPGA內(nèi)部處理開門狗輸入信號(hào)，生成新的復(fù)位信號(hào)連至復(fù)位芯片，復(fù)位芯片的復(fù)位管腳連接到CPU的復(fù)位管腳。
[0006]作為優(yōu)選:所述硬件開門狗監(jiān)控CPU同時(shí)不限制CPU上電啟動(dòng)時(shí)間，所述FPGA可調(diào)節(jié)硬件開門狗定時(shí)器閾值。
[0007]作為優(yōu)選:復(fù)位芯片Ul的6號(hào)管腳連接有第一電阻Rl上拉喂狗信號(hào)WDI，，WDI連接到CPU ；CPU需在1.6s內(nèi)定時(shí)喂狗，否則觸發(fā)WD0_n低電平；復(fù)位芯片Ul的I號(hào)管腳連接有第二電阻R2連接FPGA_RST_n和開關(guān)的MR信號(hào)，F(xiàn)PGA_RST_n或者M(jìn)R_n低電平時(shí)觸發(fā)復(fù)位芯片的RST_n輸出低電平；復(fù)位芯片Ul的4號(hào)管腳連接有第三電阻R3和第四電阻R4是電阻分壓網(wǎng)絡(luò)，分壓電壓低于1.25V觸發(fā)P0WER_ALARM_n低電平脈沖。
[0008]作為優(yōu)選:當(dāng)輸入電壓低于20V時(shí)，復(fù)位芯片Ul觸發(fā)掉電告警信號(hào)P0WER_ALARM_η低脈沖，F(xiàn)PGA內(nèi)部輪詢機(jī)制檢測到P0WER_ALARM低電平后，通知CPU備份關(guān)鍵信息和相關(guān)日志到FLASH,同時(shí)FPGA上報(bào)告警信號(hào)給近端機(jī)。
[0009]作為優(yōu)選:復(fù)位芯片Ul的I號(hào)管腳還連接有用于本板調(diào)試的手控復(fù)位開關(guān)SW1。
[0010]本實(shí)用新型的有益效果是:
[0011]1.支持命令控制字復(fù)位，在大型組網(wǎng)中，近端機(jī)可方便地對遠(yuǎn)端機(jī)進(jìn)行控制和遠(yuǎn)程升級(jí)。
[0012]2.CPU啟動(dòng)時(shí)間不受硬件開門狗定時(shí)器閾值限制，靈活可靠。
[0013]3.FPGA可對硬件開門狗定時(shí)器閾值調(diào)整；并與其他邏輯相互組合，能有效解決各種復(fù)雜復(fù)位。
[0014]4.CPU和FPGA可實(shí)現(xiàn)相互復(fù)位，靈活性高。[0015]5.具備掉電告警功能，關(guān)鍵信息可及時(shí)備份，并將告警信息上報(bào)，方便近端機(jī)監(jiān)控。
【專利附圖】

【附圖說明】
[0016]圖1是本實(shí)用新型整體結(jié)構(gòu)原理圖
[0017]圖2是復(fù)位芯片連接方式原理圖
[0018]圖3是FPGA調(diào)節(jié)WD0_n時(shí)延示意圖
[0019]圖4是FPGA處理復(fù)位邏輯示意圖
[0020]圖5是SFP傳輸數(shù)據(jù)格式示意圖
【具體實(shí)施方式】
[0021]下面結(jié)合附圖和實(shí)施例對本實(shí)用新型做進(jìn)一步描述。雖然本實(shí)用新型將結(jié)合較佳實(shí)施例進(jìn)行描述，但應(yīng)知道，并不表示本實(shí)用新型限制在所述實(shí)施例中。相反，本實(shí)用新型將涵蓋可包含在有附后權(quán)利要求書限定的本實(shí)用新型的范圍內(nèi)的替換物、改進(jìn)型和等同物。
[0022]本實(shí)用新型采用復(fù)位芯片SP706，內(nèi)部開門狗定時(shí)器閾值1.6s，也就是說CPU需要在1.6s內(nèi)不停喂狗，否則觸發(fā)開門狗輸出W)0_n為低電平。室內(nèi)覆蓋系統(tǒng)中，CPU都帶嵌入式操作系統(tǒng)，上電加載程序需要的時(shí)間遠(yuǎn)超過1.6s ;若將硬件開門狗輸出連接到CPU的復(fù)位管腳，由于CPU啟動(dòng)時(shí)間大于開門狗定時(shí)器閾值，CPU將一直處于被復(fù)位狀態(tài)無法正常啟動(dòng)，所以復(fù)位芯片硬件開門狗不適合直接用于監(jiān)控帶操作系統(tǒng)的CPU。
[0023]在遠(yuǎn)端機(jī)中設(shè)計(jì)一個(gè)可靠且靈活的復(fù)位裝置非常關(guān)鍵，本實(shí)用新型給出了一種遠(yuǎn)端機(jī)的復(fù)位裝置，如圖1所示，包括:CPU、FPGA和復(fù)位芯片，復(fù)位芯片內(nèi)部開門狗監(jiān)控CPU，將CPU的某個(gè)GPIO連到復(fù)位芯片的開門狗輸入管腳WDI，CPU在啟動(dòng)后，需要在規(guī)定時(shí)間內(nèi)不停喂狗，保證開門狗輸出WD0_n不觸發(fā)低脈沖。如前面所述，開門狗輸出WD0_n不適合直接連接到CPU的復(fù)位管腳，先連接到FPGA的某個(gè)GPIO，F(xiàn)PGA另一個(gè)GPIO間接連接到復(fù)位芯片的手動(dòng)復(fù)位管腳，通過一個(gè)電阻與開關(guān)信號(hào)隔離；作用同手動(dòng)開關(guān)。復(fù)位芯片的手動(dòng)復(fù)位管腳接收到低脈沖，將復(fù)位芯片的復(fù)位管腳置低，該管腳連接到CPU的復(fù)位管腳上，起到復(fù)位CPU的作用。
[0024]系統(tǒng)上電，ARM和FPGA還沒完成程序加載，復(fù)位電路的開門狗已經(jīng)觸發(fā)WD0_n低脈沖；此時(shí)FPGA的所有GPIO處于高阻態(tài)，內(nèi)部邏輯處于空狀態(tài)，相應(yīng)的FPGA_RST_n處于高阻態(tài)，所以FPGA雖然接收到了來自開門狗的WD0_n低脈沖卻不能復(fù)位CPU。等FPGA配置完畢，若WD0_n仍然處于低電平狀態(tài)，F(xiàn)PGA_RST_n輸出低電平，復(fù)位芯片檢測到FPGA_RST_η被置低，觸發(fā)低電平脈沖RST_n復(fù)位CPU。
[0025]FPGA是一種邏輯可編程器件，WD0_n和FPGA_RST_n在FPGA的2個(gè)GP10，可設(shè)計(jì)出復(fù)雜的復(fù)位邏輯。如圖4，在FPGA內(nèi)部設(shè)計(jì)一個(gè)η端口輸入的邏輯或門，輸入是各種可觸發(fā)CPU復(fù)位的邏輯，包括WD0_n和來自SFP的復(fù)位命令控制字，輸出是FPGA_RST_n。
[0026]硬件開門狗定時(shí)器閾值也可通過FPGA調(diào)節(jié)，在CPU負(fù)荷過重情況下，進(jìn)程調(diào)度加長，可能會(huì)導(dǎo)致CPU喂狗時(shí)間臨界；在不更改硬件的前提下，F(xiàn)PGA內(nèi)部做一個(gè)延遲判斷邏輯，WD0_n低脈沖時(shí)間需要超過設(shè)定的某個(gè)時(shí)間T才有效，如圖3所示。這樣CPU需要喂狗的時(shí)間，從1.6s延長到1.6s+T,在不變動(dòng)硬件的情況下滿足設(shè)計(jì)需求。
[0027]圖2是復(fù)位芯片連接原理圖，具體為:
[0028]復(fù)位芯片U1，作為獨(dú)立于CPU和FPGA的器件，在系統(tǒng)監(jiān)控中啟動(dòng)關(guān)鍵作用。內(nèi)部硬件看門狗電路可以保證系統(tǒng)的可靠復(fù)位；電源監(jiān)控用于掉電告警上報(bào)。
[0029]第一電阻Rl上拉喂狗信號(hào)WDI, ,WDI連接到CPU ;CPU需在1.6s內(nèi)定時(shí)喂狗，否則觸發(fā)WD0_rWS電平。
[0030]第二電阻R2連接FPGA_RST_n和開關(guān)的MR信號(hào)，F(xiàn)PGA_RST_n或者M(jìn)R_n低電平時(shí)觸發(fā)復(fù)位芯片的RST_n輸出低電平。
[0031]第三電阻R3和第四電阻R4是電阻分壓網(wǎng)絡(luò)，分壓電壓低于1.25V觸發(fā)P0WER_ALARM_n低電平脈沖。在本設(shè)計(jì)中，輸入電壓低于20V，復(fù)位芯片觸發(fā)P0WER_ALARM_n信號(hào)低電平。掉電后可維持的正常工作時(shí)間取決于本板的功耗、電源模塊和板上大電容的儲(chǔ)能能力。
[0032]手控復(fù)位開關(guān)SWl，用于本板調(diào)試。
[0033]本實(shí)用新型將復(fù)位芯片的開門狗輸入輸出分開處理，開門狗輸入WDI連到CPU的GP10，開門狗輸出WD0_n連到FPGA的GPIO ;這樣復(fù)位芯片既能監(jiān)控CPU，又不限制CPU啟動(dòng)時(shí)間。FPGA邏輯可編程，可在內(nèi)部調(diào)節(jié)WD0_n時(shí)延，并解析復(fù)位命令控制字CW_RST_n，WD0_n、Cff_RST_n和其他復(fù)位邏輯通過邏輯或門，輸出新復(fù)位信號(hào)FPGA_RST_n。FPGA_RST_n低電平，復(fù)位芯片觸發(fā)RST_n低電平，CPU被復(fù)位。
[0034]CPU通過CPU_RST_n復(fù)位FPGA邏輯，或者通過數(shù)據(jù)配置總線，重新配置FPGA程序。
[0035]系統(tǒng)掉電后，當(dāng)復(fù)位芯片F(xiàn)PI管腳檢測到的電壓小于1.25V，觸發(fā)P0WER_ALARM_n低電平；FPGA輪詢機(jī)制檢測到P0WER_ALARM_n低電平，上報(bào)告警信息，同時(shí)通知CPU備份關(guān)鍵信息到FLASH芯片。
【權(quán)利要求】
1.一種遠(yuǎn)端機(jī)的復(fù)位裝置，其特征在于:包括-.CPU、FPGA和復(fù)位芯片Ul，復(fù)位芯片Ul的開門狗輸入連到CPU，輸出連到FPGA ；FPGA內(nèi)部處理開門狗輸入信號(hào)，生成新的復(fù)位信號(hào)連至復(fù)位芯片，復(fù)位芯片的復(fù)位管腳連接到CPU的復(fù)位管腳。
2.根據(jù)權(quán)利要求1所述的遠(yuǎn)端機(jī)的復(fù)位裝置，其特征在于:所述硬件開門狗監(jiān)控CPU同時(shí)不限制CPU上電啟動(dòng)時(shí)間，所述FPGA能夠調(diào)節(jié)硬件開門狗定時(shí)器閾值。
3.根據(jù)權(quán)利要求1所述的遠(yuǎn)端機(jī)的復(fù)位裝置，其特征在于:復(fù)位芯片Ul的6號(hào)管腳連接有第一電阻Rl上拉喂狗信號(hào)WDI，，WDI連接到CPU ；CPU需在1.6s內(nèi)定時(shí)喂狗，否則觸發(fā)WDO_n低電平；復(fù)位芯片Ul的I號(hào)管腳連接有第二電阻R2連接FPGA_RST_n和開關(guān)的MR信號(hào)，F(xiàn)PGA_RST_n或者M(jìn)R_n低電平時(shí)觸發(fā)復(fù)位芯片的RST_n輸出低電平；復(fù)位芯片Ul的4號(hào)管腳連接有第三電阻R3和第四電阻R4是電阻分壓網(wǎng)絡(luò)，分壓電壓低于1.25V觸發(fā)POWER_ALARM_n低電平脈沖。
4.根據(jù)權(quán)利要求3所述的遠(yuǎn)端機(jī)的復(fù)位裝置，其特征在于:當(dāng)輸入電壓低于20V時(shí)，復(fù)位芯片Ul觸發(fā)掉電告警信號(hào)POWER_ALARM_n低脈沖，F(xiàn)PGA內(nèi)部輪詢機(jī)制檢測到POWER_ALARM低電平后，通知CPU備份關(guān)鍵信息和相關(guān)日志到FLASH，同時(shí)FPGA上報(bào)告警信號(hào)給近端機(jī)。
5.根據(jù)權(quán)利要求3所述的遠(yuǎn)端機(jī)的復(fù)位裝置，其特征在于:復(fù)位芯片Ul的I號(hào)管腳還連接有用于本板調(diào)試的手控復(fù)位開關(guān)SW1。
【文檔編號(hào)】G06F1/24GK203386143SQ201320449676
【公開日】2014年1月8日 申請日期:2013年7月24日 優(yōu)先權(quán)日:2013年7月24日
【發(fā)明者】楊劍峰, 李鑫, 褚如龍 申請人:三維通信股份有限公司