本發(fā)明涉及計算機技術(shù)領(lǐng)域，具體的說，涉及一種實驗裝置及實驗系統(tǒng)。

背景技術(shù)：

目前國內(nèi)的計算機硬件課程實驗設(shè)備的發(fā)展趨勢是集中化管理，即采用服務(wù)器集中管理實驗設(shè)備，在這種發(fā)展趨勢下各高校都有自己的解決方法，一部分使用串口作為通信接口，但是這種使用串口的方式傳輸速度成為了瓶頸；另一部分使用USB接口，但是由于USB接口耗電量大以及傳輸距離的限制一臺服務(wù)器只能管理很少的實驗設(shè)備；其與的部分也是使用其他種類的慢速接口，究其原因現(xiàn)有的設(shè)備沒有處理器來處理高速數(shù)據(jù)，只能通過可編程器件模擬低速設(shè)備。

因此，亟需一種能夠解決現(xiàn)有的實驗設(shè)備與實驗服務(wù)器之間傳輸速率低的實驗裝置。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于提供一種實驗裝置及實驗系統(tǒng)，以解決現(xiàn)有的實驗設(shè)備與實驗服務(wù)器之間傳輸速率低的技術(shù)問題。

本發(fā)明提供一種實驗裝置，該裝置包括：

實驗單元，其用于寫入實驗代碼進行實驗，并與服務(wù)器進行實驗過程中產(chǎn)生的網(wǎng)絡(luò)數(shù)據(jù)的通信；

通信單元，其用于接收服務(wù)器的下發(fā)的實驗控制數(shù)據(jù)并發(fā)送給所述實驗單元，實現(xiàn)服務(wù)器對于實驗單元的控制，并在服務(wù)器與所述試驗單元之間進行實驗數(shù)據(jù)的傳輸。

所述通信單元中設(shè)置有高速網(wǎng)口，所述通信單元通過所述高速網(wǎng)口與服務(wù)器進行所述實驗控制數(shù)據(jù)和實驗數(shù)據(jù)的傳輸。

所述實驗單元中設(shè)置有實驗網(wǎng)口，所述實驗單元通過所述實驗網(wǎng)口與所述服務(wù)器進行實驗過程中產(chǎn)生的網(wǎng)絡(luò)數(shù)據(jù)的通信。

所述實驗單元與所述通信單元通過高速總線進行所述實驗控制數(shù)據(jù)和實驗數(shù)據(jù)的傳輸。

所述通信單元和所述實驗單元通過網(wǎng)線接口或背板連接器與服務(wù)器連接。

本發(fā)明還提供一種實驗系統(tǒng)，該系統(tǒng)包括：

多個所述的實驗裝置；

服務(wù)器；

所述通信單元與服務(wù)器進行實驗控制數(shù)據(jù)和實驗數(shù)據(jù)的通信，構(gòu)成控制網(wǎng)絡(luò)，所述實驗單元與服務(wù)器進行實驗過程中產(chǎn)生的網(wǎng)絡(luò)數(shù)據(jù)的通信，構(gòu)成實驗網(wǎng)絡(luò)。

所述控制網(wǎng)絡(luò)通過所述服務(wù)器監(jiān)控所述實驗網(wǎng)絡(luò)，并向所述實驗網(wǎng)絡(luò)中發(fā)送數(shù)據(jù)和/或從所述實驗網(wǎng)絡(luò)中采集數(shù)據(jù)。

本發(fā)明提供的實驗裝置及實驗系統(tǒng)能夠?qū)崿F(xiàn)服務(wù)器和實驗設(shè)備之間的高速數(shù)據(jù)交換和管理，使用了高速系統(tǒng)總線與下游實驗設(shè)備通信，配合100M網(wǎng)口使得數(shù)據(jù)傳輸速度有了極大的提高。實驗裝置硬件結(jié)構(gòu)包括嵌入式解決方案(arm9處理器、內(nèi)存、nandflash、串口、USB、wifi、網(wǎng)口、觸摸屏)，控制FPGA、實驗FPGA、實驗網(wǎng)口以及用于支持實驗的各類實驗接口。本發(fā)明還提供了基于以上硬件基礎(chǔ)設(shè)計開發(fā)的服務(wù)器實驗數(shù)據(jù)高速交換與控制協(xié)議、高速系統(tǒng)總線驅(qū)動、控制FPGA橋接邏輯以及雙網(wǎng)絡(luò)結(jié)構(gòu)。

本發(fā)明的其它特征和優(yōu)點將在隨后的說明書中闡述，并且，部分的從說明書中變得顯而易見，或者通過實施本發(fā)明而了解。本發(fā)明的目的和其他優(yōu)點可通過在說明書、權(quán)利要求書以及附圖中所特別指出的結(jié)構(gòu)來實現(xiàn)和獲得。

附圖說明

為了更清楚的說明本發(fā)明實施例中的技術(shù)方案，下面將對實施例描述中所需要的附圖做簡單的介紹：

圖1是本發(fā)明實施例提供的實驗裝置示意圖；

圖2是本發(fā)明實施例提供的實驗單元示意圖；

圖3是本發(fā)明實施例提供的實驗裝置使用示意圖；

圖4是本發(fā)明實施例提供的實驗系統(tǒng)示意圖；

圖5是本發(fā)明實施例提供的AHB總線從設(shè)備狀態(tài)機示意圖。

具體實施方式

以下將結(jié)合附圖及實施例來詳細說明本發(fā)明的實施方式，借此對本發(fā)明如何應(yīng)用技術(shù)手段來解決技術(shù)問題，并達成技術(shù)效果的實現(xiàn)過程能充分理解并據(jù)以實施。需要說明的是，只要不構(gòu)成沖突，本發(fā)明中的各個實施例以及各實施例中的各個特征可以相互結(jié)合，所形成的技術(shù)方案均在本發(fā)明的保護范圍之內(nèi)。

本發(fā)明實施例提供一種實驗裝置，如圖1和圖3所示，該裝置包括：通信單元1、實驗單元2。實驗單元2用于寫入實驗代碼進行實驗，并與服務(wù)器進行實驗過程中產(chǎn)生的網(wǎng)絡(luò)數(shù)據(jù)的通信。通信單元1用于接收服務(wù)器的下發(fā)的實驗控制數(shù)據(jù)并發(fā)送給實驗單元，實現(xiàn)服務(wù)器對于實驗單元的控制，并在服務(wù)器與試驗單元之間進行實驗數(shù)據(jù)的傳輸。

在本發(fā)明的一種實施方式中，通信單元1的功能集成在ARM-CPU上，通信單元1中設(shè)置有高速網(wǎng)口，通信單元1通過高速網(wǎng)口與上游設(shè)備服務(wù)器進行實驗控制數(shù)據(jù)和實驗數(shù)據(jù)的通信，可選的，高速網(wǎng)口選擇百兆網(wǎng)口。ARM-CPU選擇的是三星公司的ARM9系列的S3C2440芯片，其主頻是400Mhz，這樣的性能完全可以滿足高速數(shù)據(jù)處理的需求。通過ARM-CPU與服務(wù)器通信，其傳輸速度不會成為實驗系統(tǒng)的瓶頸，為通過服務(wù)器遠程跨平臺控制實驗裝置提供了基礎(chǔ)硬件條件。

進一步的，如圖2和圖3所示實驗單元2包括：總線控制模塊7、實驗?zāi)K3、存儲模塊4、實驗控制模塊5和解析模塊6。

其中，實驗?zāi)K3用于學(xué)生寫入實驗代碼進行實驗，實驗?zāi)K3為FPGA芯片，在本發(fā)明的具體應(yīng)用中，將該FPGA芯片稱為實驗FPGA。實驗FPGA開放給學(xué)生由學(xué)生燒入實驗代碼完成實驗，實驗FPGA上還提供了常用的實驗接口LED、數(shù)碼管、串口等。實驗?zāi)K3中設(shè)置有實驗網(wǎng)口，實驗?zāi)K3通過實驗網(wǎng)口與服務(wù)器通信，搭建實驗網(wǎng)絡(luò)，該實驗網(wǎng)口是實驗網(wǎng)絡(luò)的接入口。

其中，串口提供了實驗FPGA的另一種接入方式。指示燈用于顯示實驗FPGA上的數(shù)據(jù)，讓實驗者了解目前數(shù)據(jù)的內(nèi)容。數(shù)碼管在對于需要采用數(shù)碼管顯示的實驗中，進行數(shù)據(jù)顯示。手撥開關(guān)在需要手撥開關(guān)手動撥入數(shù)據(jù)的實驗中，供實驗者手動向?qū)嶒濬PGA撥入數(shù)據(jù)。

本發(fā)明實施例提供的實驗裝置中，還包括wifi接口、USB接口、串口和液晶屏幕。wifi接口、USB接口、串口以及LCD控制器集成在ARM-CPU中，共同構(gòu)成嵌入式解決方案，使得實驗裝置可以通過多種方式接入，并且LCD控制器最高支持4K色的STN和16M色的TFT，包括一個LCD DMA，可以給學(xué)生一個清晰的可視界面，學(xué)生可以更加便捷的進行實驗。

總線控制模塊7與通信單元1通過高速總線連接，總線控制模塊7用于通過高速總線與通信單元1進行實驗控制數(shù)據(jù)和實驗數(shù)據(jù)的通信。在本發(fā)明實施例中，高速總線選擇高級高性能總線(Advanced High Performance Bus,AHB)總線，在本發(fā)明實施例中高級高性能總線以下統(tǒng)一稱為AHB總線，其工作頻率為100MHZ數(shù)據(jù)位寬為32位?？偩€控制模塊7通過AHB總線與通信單元1進行數(shù)據(jù)通信。

進一步的，總線控制模塊7還用于將高速總線的地址分配給實驗?zāi)K、存儲模塊和實驗控制模塊，使得實驗?zāi)K、存儲模塊和實驗控制模塊可以與通信單元通過高速總線進行通信。

實驗控制模塊5用于控制實驗?zāi)K完成實驗。實驗控制模塊5內(nèi)的代碼是針對實驗事先設(shè)計完成的，將會圍繞實驗單元FPGA芯片將特定實驗所需要的總線狀態(tài)和監(jiān)測邏輯配置完畢。在整個實驗過程中將實驗?zāi)KFPGA芯片中需要觀察的信號通過寄存器訪問總線獲取得到，向上發(fā)送。

解析模塊6用于對總線控制模塊接收到的實驗控制數(shù)據(jù)和實驗數(shù)據(jù)進行解析，并將解析后的數(shù)據(jù)內(nèi)容發(fā)送給實驗?zāi)K、存儲模塊和實驗控制模塊。

總線控制模塊7、實驗控制模塊5和解析模塊6集成在一塊FPGA芯片上，在本發(fā)明實施例中將該FPGA芯片稱為控制FPGA。

存儲模塊4用于存儲實驗數(shù)據(jù)，存儲模塊為存儲器SRAM。在需要存儲代碼和一些文件的實驗中，我們將代碼寫入存儲模塊4中。存儲模塊4讀寫信號是由實驗控制模塊5來發(fā)出的。當(dāng)需要寫存儲器的時候，存儲模塊發(fā)送給存儲器相關(guān)的寫信號和地址，當(dāng)讀取存儲器的時候，存儲模塊發(fā)送給存儲器相關(guān)的讀信號和地址。

在本發(fā)明實施例中，通信單元1的功能集成在ARM-CPU上，總線控制模塊7實驗控制模塊5和解析模塊6集成在一塊FPGA芯片上。這種以ARM作為整版核心控制的模式之所以能夠得到采用，依賴于FPGA和ARM的高速發(fā)展，功能足夠強大、管腳數(shù)量足夠多、成本不斷壓縮。而采用這種控制模式的好處也是顯而易見的，使用ARM作為控制CPU可以極大的減少下游控制FPGA邏輯的復(fù)雜程度，使得整個系統(tǒng)能夠更快速更穩(wěn)定的運行。

可選的，通信單元和實驗單元通過網(wǎng)線接口或背板連接器與服務(wù)器連接。多數(shù)實驗平臺都會有兩種使用模式，一種是實驗箱模式，這種模式直接使用網(wǎng)線接入跟服務(wù)器連接；另一種是機柜模式，通過背板接插件跟機箱的背板連接；在本發(fā)明實施例中，考慮這兩種使用模式，設(shè)計了一組跳線可以選擇使用網(wǎng)線接口RJ45接入服務(wù)器還是使用背板連接器接入服務(wù)器。

本發(fā)明實施例提供一種實驗系統(tǒng)，如圖4所示，該實驗系統(tǒng)包括：多個實驗裝置和服務(wù)器。

實驗裝置中的通信單元與服務(wù)器進行實驗控制數(shù)據(jù)和實驗數(shù)據(jù)的通信，構(gòu)成控制網(wǎng)絡(luò)。即嵌入式解決方案中的網(wǎng)口接入到控制網(wǎng)絡(luò)跟服務(wù)器通信；控制網(wǎng)絡(luò)是主網(wǎng)絡(luò)，其中的控制網(wǎng)絡(luò)進程主要負責(zé)跟實驗裝置通信，實現(xiàn)傳輸控制命令，實驗數(shù)據(jù)等功能。

實驗裝置中的實驗單元與服務(wù)器進行實驗網(wǎng)絡(luò)數(shù)據(jù)的通信，構(gòu)成實驗網(wǎng)絡(luò)。實驗FPGA配置的實驗網(wǎng)口接入到實驗網(wǎng)絡(luò)中。實驗網(wǎng)絡(luò)中的實驗網(wǎng)絡(luò)進程負責(zé)維護學(xué)生通過實驗網(wǎng)口搭建的實驗網(wǎng)絡(luò)。控制網(wǎng)絡(luò)和實驗網(wǎng)絡(luò)是兩個相對獨立的網(wǎng)絡(luò)，實驗網(wǎng)絡(luò)不會對控制網(wǎng)絡(luò)有任何影響。

進一步的，控制網(wǎng)絡(luò)通過服務(wù)器監(jiān)控實驗網(wǎng)絡(luò)，并向?qū)嶒灳W(wǎng)絡(luò)中發(fā)送數(shù)據(jù)和/或從實驗網(wǎng)絡(luò)中采集數(shù)據(jù)。在服務(wù)器端學(xué)生可以通過控制網(wǎng)絡(luò)進程監(jiān)控并且采樣實驗網(wǎng)絡(luò)中的數(shù)據(jù)驗證實驗的正確性，學(xué)生還可以通過控制網(wǎng)絡(luò)進程給實驗網(wǎng)絡(luò)發(fā)送測試數(shù)據(jù)，方便學(xué)生完成網(wǎng)絡(luò)實驗。

本發(fā)明實施例提供一種ARM-CPU與實驗FPGA高速總線的總線驅(qū)動方法，該驅(qū)動方法包括：

根據(jù)cdev在內(nèi)存中釋放高速總線的操作空間實現(xiàn)高速總線的在內(nèi)存中的卸載。

在LINUX雜項設(shè)備驅(qū)動中申請次設(shè)備號作為高速總線的設(shè)備號。ARM芯片S2C2440內(nèi)存映射提供了兩種啟動模式一種是norflash啟動模式另一種為nandflash啟動模式。本設(shè)計采用nandflash啟動模式。AHB總線是S3C2440存儲器控制器提供了8個可用的BANK空間，每個BANK空間提供128MB的空間，其中已經(jīng)占用的有bank0(NC)、bank4(DM9000)、bank5(SDRAM)、bank6(SDRAM)，剩余的均為空閑。在本設(shè)計中使用了bank5作為總線的訪問空間，其起始地址為0x28000000。在本發(fā)明實施例中綜合考慮了總線的空間使用大小以及設(shè)計的難度只在內(nèi)存中申請了2M的地址空間作為總線的訪問空間。

在本設(shè)計中AHB總線驅(qū)動是在嵌入式LINUX雜項設(shè)備(即主設(shè)備號為10)驅(qū)動中申請次設(shè)備號54作為自己的設(shè)備號(即主設(shè)備號為10次設(shè)備號為54)，使用雜項設(shè)備驅(qū)動申請驅(qū)動設(shè)備號的好處是開發(fā)相對容易并且雜項設(shè)備會自動創(chuàng)建設(shè)備節(jié)點無需mknod手動創(chuàng)建設(shè)備節(jié)點。

根據(jù)所述設(shè)備號、設(shè)備名稱以及操作類型生成高速總線的cdev，高速總線的操作類型包括：開操作、關(guān)操作、讀操作和寫操作；

AHB總線的cdev結(jié)構(gòu)與普通的字符設(shè)備驅(qū)動的cdev結(jié)構(gòu)略有不同，原因是AHB總線是雜項設(shè)備的一個子設(shè)備，雜項設(shè)備將cdev結(jié)構(gòu)做了封裝實際上AHB總線申請的設(shè)備號是雜項設(shè)備配備的次設(shè)備號，以下是封裝后的cdev結(jié)構(gòu)：

其中宏定義MISC_DYNAMIC_MINOR功能是隨機申請次設(shè)備號，本設(shè)計中申請到設(shè)備號為54。

DEVICE_NAME：此宏定義的是設(shè)備名稱，在本設(shè)計中定義的設(shè)備名為fpga_ahb。

dev_fops：該成員定義的是file_operations結(jié)構(gòu)具體定義如下：

可以看出本設(shè)計中AHB總線驅(qū)動支持的操作有open、close、read、write操作。

根據(jù)cdev在內(nèi)存中申請相應(yīng)的內(nèi)存空間作為高速總線的操作空間，實現(xiàn)高速總線的在內(nèi)存中的加載。設(shè)備號和file_operations結(jié)構(gòu)設(shè)計完成以后就可以進行初始化的工作了，AHB總線初始化要完成的工作有將bank5映射到內(nèi)存空間，根據(jù)cdev申請設(shè)備。相應(yīng)代碼：

在本設(shè)計中使用了動態(tài)內(nèi)存映射函數(shù)ioremap，申請了2M的內(nèi)存空間作為AHB總線的操作空間；misc_register函數(shù)為設(shè)備注冊函數(shù)。

根據(jù)cdev在內(nèi)存中釋放所述高速總線的操作空間實現(xiàn)所述高速總線的在內(nèi)存中的卸載?？偩€卸載需要完成的操作是跟初始化相對應(yīng)的，在初始化中映射了內(nèi)存空間所以在總線卸載是就需要釋放內(nèi)存；在初始化時注冊了設(shè)備，在卸載是就應(yīng)該注銷該設(shè)備。相應(yīng)代碼：

AHB總線讀操作相對比較簡單，值得注意的地方有兩點：第一點調(diào)用readw函數(shù)fpga_bas是在總線初始化過程中得到到總線操作基地址，是一個全局變量，offset是讀操作傳入的偏移地址kbuf＝readw((void*)(fpga_base+offset))；另一點就是copy_to_user(buf,&kbuf,len)即將上一個操作讀回的數(shù)據(jù)kfuf從內(nèi)核空間拷貝到用戶空間。

AHB總線寫操作的過程與讀基本類似唯一不同的一點是需要將數(shù)據(jù)從用戶空間拷貝到內(nèi)核空間。相應(yīng)代碼：

控制FPGA實現(xiàn)的功能是作為AHB總線的從設(shè)備，控制FPGA內(nèi)集成的解析模塊完成解析AHB線數(shù)據(jù)內(nèi)容，控制FPGA內(nèi)集成的實驗控制模塊用于控制實驗FPGA完成實驗。

如表1所示的AHB總線信號列表，

ADDR[26:0]為27位AHB地址總線；

DATA[31:0]為32位AHB數(shù)據(jù)總線；

nGCS[7:0]為AHB總線使能信號，0有效，S3C2440這款芯片支持8個BANK的訪問，在AHB總線驅(qū)動中將BANK5分配給控制FPGA使用；

nW為AHB總線寫信號，0有效；

nOE為AHB總線讀信號，0有效；

表1

在本發(fā)明實施例中使用的是AHB總線的簡單模式因此只用到了ADDR、DATA、nGCS、nWE、nOE這一組信號，其余的nXBREQ、nXBACK、nWAIT信號并沒用用到，但是在FPGA內(nèi)部邏輯中需要將這3個信號賦值為高阻態(tài)(即'Z')，否則會導(dǎo)致ARM死機。

關(guān)于AHB總線訪問時序，在FPGA邏輯代碼設(shè)計時會根據(jù)此時序圖完成nGCS、nWe、nOE均為低電平有效。該時序圖中tacs、tcos、tacc等參數(shù)可以通過配置相應(yīng)寄存器改變AHB總線的訪問時間。

控制FPGA需要實現(xiàn)AHB從設(shè)備邏輯，在本設(shè)計中使用狀態(tài)機的方式來實現(xiàn)。如圖5所示的AHB總線從設(shè)備狀態(tài)機，共有三個狀態(tài)idle狀態(tài)、write狀態(tài)、read狀態(tài)。

Idle狀態(tài)：默認(rèn)狀態(tài)，在該狀態(tài)如果觸發(fā)信號nGCS5、nWe或者nOE滿足(nGCS5and(nWe or nOE))等于零則跳轉(zhuǎn)到下一狀態(tài)，否則留該狀態(tài)繼續(xù)等待觸發(fā)信號，在該狀態(tài)的操作nXBREQ、nXBACK、nWAIT、DATA四個信號需要置高阻態(tài)。

Writ狀態(tài)：nGCS5等于0并且nWe等于0跳轉(zhuǎn)到該狀態(tài)，該狀態(tài)為AHB總線寫操作，上位機將數(shù)據(jù)寫入到從設(shè)備中，在該設(shè)備的操作nXBREQ、nXBACK、nWAIT三個信號置高阻態(tài)，將數(shù)據(jù)總線上的數(shù)據(jù)寫入FPGA內(nèi)部寄存器。

Read狀態(tài)：nGCS5等于0并且nOE等于0跳轉(zhuǎn)到該狀態(tài)，該狀態(tài)為AHB總線讀操作，該操作由上位機發(fā)起從設(shè)備響應(yīng)將數(shù)據(jù)放入數(shù)據(jù)總線。

如表2下游設(shè)備地址分配所示，AHB總線驅(qū)動申請了2M的地址空間作為下游芯片的操作空間，AHB總線跟控制FPGA相連，而后通過控制FPGA內(nèi)部邏輯采用直接編址的方式將地址分配成3段分別提供給控制FPGA本身、實驗FPGA、SRAM使用，其中地址范圍：0x000000～0x03ffff，大小為256K位寬為32bits分配給控制FPGA，作為內(nèi)部寄存器空間使用；地址范圍為：0x080000～0x0800ff，大小為256位寬為32bits分配給實驗FPGA，作為實驗FPGA的通信接口；地址范圍為：0x100000～0x1fffff，大小為1M位寬為32位分配給SRAM使用，作為CPU訪問SRAM的接口。

表2

本發(fā)明實施例還提供一種實驗系統(tǒng)的實驗方法，即實驗數(shù)據(jù)高速交換與控制協(xié)議，該方法包括：

在步驟101中，實驗裝置向服務(wù)器發(fā)送新設(shè)備申請請求，即服務(wù)器發(fā)現(xiàn)新加入的實驗裝置后，新加入的實驗裝置會向服務(wù)器發(fā)送新設(shè)備申請請求，服務(wù)器收到該請求后讀取實驗裝置的信息并將實驗裝置加入到心跳列表里，同時啟動心跳定時器。

在步驟102中，新實驗裝置加入服務(wù)器后，服務(wù)器向?qū)嶒炑b置發(fā)送初始化信息，該信息包括系統(tǒng)固件和配置信息。

在步驟103中，實驗裝置加入服務(wù)器后定時向服務(wù)器發(fā)送心跳包，服務(wù)器收到心跳包后會將心跳定時器重置開始新的計時，如果服務(wù)器的心跳包計時器多次超時，服務(wù)器會認(rèn)定該實驗裝置離線，刪除該實驗裝置信息。

在步驟104中，服務(wù)器向?qū)嶒炑b置發(fā)送實驗命令和實驗數(shù)據(jù)，學(xué)生在服務(wù)器端發(fā)出相應(yīng)的實驗命令給實驗裝置，學(xué)生事先寫好的實驗數(shù)據(jù)發(fā)下到實驗裝置供學(xué)生分析使用。

在步驟105中，服務(wù)器定時采集實驗裝置的實驗數(shù)據(jù)，由服務(wù)器分析并且在實驗界面上顯示。

在步驟106中，實驗裝置離線時通知服務(wù)器，服務(wù)器會保存實驗信息然后刪除該實驗裝置信息。

本發(fā)明提供的實驗裝置及實驗系統(tǒng)能夠?qū)崿F(xiàn)服務(wù)器和實驗設(shè)備之間的高速數(shù)據(jù)交換和管理，使用了高速系統(tǒng)總線與下游實驗設(shè)備通信，配合100M網(wǎng)口使得數(shù)據(jù)傳輸速度有了極大的提高。實驗裝置硬件結(jié)構(gòu)包括嵌入式解決方案(arm9處理器、內(nèi)存、nandflash、串口、USB、wifi、網(wǎng)口、觸摸屏)，控制FPGA、實驗FPGA、實驗網(wǎng)口以及用于支持實驗的各類實驗接口。本發(fā)明還提供了基于以上硬件基礎(chǔ)設(shè)計開發(fā)的服務(wù)器實驗數(shù)據(jù)高速交換與控制協(xié)議、高速系統(tǒng)總線驅(qū)動、控制FPGA橋接邏輯以及雙網(wǎng)絡(luò)結(jié)構(gòu)。

雖然本發(fā)明所公開的實施方式如上，但所述的內(nèi)容只是為了便于理解本發(fā)明而采用的實施方式，并非用以限定本發(fā)明。任何本發(fā)明所屬技術(shù)領(lǐng)域內(nèi)的技術(shù)人員，在不脫離本發(fā)明所公開的精神和范圍的前提下，可以在實施的形式上及細節(jié)上作任何的修改與變化，但本發(fā)明的專利保護范圍，仍須以所附的權(quán)利要求書所界定的范圍為準(zhǔn)。