本申請是為國際申請?zhí)枮镻CT/US2008/004790、國際申請日為2008年04月11日、中國國家階段申請?zhí)枮?00880011660.2的發(fā)明專利申請的分案申請。
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器技術(shù)以及半導(dǎo)體存儲器技術(shù)的相關(guān)使用。
背景技術(shù)：
：在過去的十年中，半導(dǎo)體存儲器設(shè)備的設(shè)計和制造技術(shù)已經(jīng)有了快速的發(fā)展。例如，在動態(tài)隨機訪問存儲器(DRAM)中，單個DRAM芯片中所存儲的數(shù)據(jù)的比特數(shù)大致以每三年4倍遞增。這已使得存儲器系統(tǒng)的尺寸根據(jù)相同的速度成倍增加。在每一代新的更高密度的DRAM使系統(tǒng)中，所需的獨立存儲芯片的數(shù)目減少一半。存儲器系統(tǒng)中獨立DRAM芯片越少(但密度更高)，將會使系統(tǒng)中可用于數(shù)據(jù)傳輸?shù)尼樐_總數(shù)目越少。可用于接收和傳輸信息的針腳數(shù)目的減少縮小了存儲器系統(tǒng)的帶寬。也就是，雖然對于存儲器芯片的內(nèi)部，每個周期可以訪問大量的比特，但在任何給定的時間間隔內(nèi)，只有少量百分比的數(shù)據(jù)能夠跨越設(shè)備的邊界進入外部環(huán)境。然而，現(xiàn)今先進的計算系統(tǒng)和微處理器需要存儲器系統(tǒng)提供越來越大的數(shù)據(jù)帶寬。這已致使存儲器行業(yè)更加協(xié)同努力以尋求解決帶寬瓶頸的設(shè)計方案。一類提高存儲器系統(tǒng)的數(shù)據(jù)帶寬的方法集中在設(shè)計高速接口結(jié)構(gòu)上。在美國專利號5,319,755(Farmvald等人)和5,430,676(Ware等人)中描述了基于快速高效的接口技術(shù)的存儲器子系統(tǒng)，它采用了許多創(chuàng)新的數(shù)據(jù)傳輸技術(shù)。其他的方法較多集中在存儲器設(shè)備的內(nèi)部電路上，用于提高數(shù)據(jù)傳輸率。附圖說明公開的主題將通過實施方式來示出，但不是以實施方式來限制，在附圖中，相同標記指示相似的元件，其中：圖1示出了具有按第一種配置方式耦合到存儲器的控制器的系統(tǒng)。圖2示出了按第二種配置方式的圖1的系統(tǒng)。圖3示出了按第三種配置方式的圖1的系統(tǒng)。圖4示出了具有按第四種配置方式耦合到存儲器的控制器的系統(tǒng)。圖5示出了按第五種配置方式的圖4的系統(tǒng)。圖6示出了按第六種配置方式的圖4的系統(tǒng)。圖7描述了在圖1至圖6的系統(tǒng)中使用的存儲器的簡化示意圖，在該示意圖中提供了寫數(shù)據(jù)通路路由器的細節(jié)。圖8描述了用于圖7的存儲器的讀數(shù)據(jù)通路路由器的簡化示意圖。圖9是按基本配置方式的一個未緩存模塊的實施方式的圖表。圖10是按升級配置方式的一個未緩存模塊的實施方式的圖表。圖11A是在圖9-10的系統(tǒng)中使用的未緩存模塊的圖表。圖11B示出將DDR3、GDDR3/4、XDR之間的請求(RQ)串行化與根據(jù)此處所述的一個實施方式中所使用的串行化相比較的時序圖。圖11C示出了采用根據(jù)此處所述的一個實施方式的控制器的可選系統(tǒng)。圖11D示出了根據(jù)此處所述的一個實施方式而可用的一種可能的定時和信令方法。圖12是示出根據(jù)本說明書一個實施方式的、按第一種操作模式的存儲器系統(tǒng)1200的方框圖。圖13是示出根據(jù)一個實施方式的、按第二種操作模式的存儲器系統(tǒng)1250的方框圖。圖14是示出根據(jù)本說明書一個實施方式的、按多種操作模式操作存儲器系統(tǒng)的方法的流程圖。圖15是示出根據(jù)本說明書另一個實施方式的、按第一種操作模式的存儲器系統(tǒng)1500的方框圖。圖16是示出按第二種操作模式的存儲器系統(tǒng)的方框圖。圖17是示出一種按多種操作模式操作存儲器系統(tǒng)的方法的流程圖。圖18是示出具有“一點對兩點”CA鏈路拓撲的存儲器系統(tǒng)的方框圖。圖19描繪了根據(jù)一個實施方式的存儲器系統(tǒng)1900，它包括連接到單個IC存儲器設(shè)備(例如DRAM模片)1910上的IC存儲器控制器1905。圖20示出了時序圖2000，其中4個讀事務(wù)被指向位于圖19的存儲器1910的四個元組(fourquad)BLKA0、BLKA1、BLKB0和BLKB1中的每一個中的存儲體上。圖21描繪了雙設(shè)備存儲器系統(tǒng)2100，其中圖19的控制器1905被配置為與兩個存儲器設(shè)備1905通信，以便兩倍于系統(tǒng)1900的存儲容量，同時保持相同數(shù)目的存儲體和相同的訪問粒度。圖22示出了時序圖2200，其中4個讀事務(wù)被指向四個元組BLKA0、BLKA1、BLKB0和BLKB1中的每一個中的存儲體上，該元組位于圖21的系統(tǒng)2100上的兩個存儲器設(shè)備(例如DRAM)1910的每一個中。圖23描繪了四設(shè)備存儲器系統(tǒng)2300，其中圖19的控制器1905被配置為與4個存儲器設(shè)備1905通信，以便四倍于系統(tǒng)1900的存儲容量，同時，通常對于片2105和控制器1905，保持相同數(shù)目的邏輯存儲體和相同的訪問粒度。圖24描繪了根據(jù)一個實施方式的集成存儲器設(shè)備1910，它包括全部的接口端口和主要的內(nèi)部電路塊。圖25描繪了根據(jù)另一個實施方式的存儲器系統(tǒng)2500。圖26詳細描述了圖25的系統(tǒng)2500的端口，兩個控制器側(cè)的數(shù)據(jù)接口2605和2610，以及兩個存儲器設(shè)備側(cè)的數(shù)據(jù)接口2615和2620。圖27描繪了在回送模式(loop-backmode)中用于“偶”寫鏈路的配置處理。存儲器設(shè)備側(cè)上的接口2620中的多路復(fù)用器2660從接口2615的解串行化器2662中選擇輸出。圖28描繪了根據(jù)一個實施方式的存儲器系統(tǒng)，其中印刷電路板2800支持存儲器控制器2805、存儲器模塊2810和三個連續(xù)模塊2815。圖29描繪了按雙模塊配置方式或模式的在圖28中介紹的存儲器系統(tǒng)。圖30描繪了與圖28和29相關(guān)的存儲器系統(tǒng)，但這里是按完全組裝的四模塊配置方式。具體實施方式概述這里公開了一種具有多個請求(RQ)端口的改進的存儲器設(shè)備和系統(tǒng)。在這些實施方式中，通過使用相似的點對點拓撲和信令速率使RQ帶寬與數(shù)據(jù)(DQ)帶寬成比例，同時允許容量與結(jié)構(gòu)成比例以用于維持較低或常數(shù)的訪問粒度。對附圖的描述著力于示出對通信的路由和以及對設(shè)備的操作，但通常省略細節(jié)的圖示，以免將混淆對所示實施方式的說明以及影響對所示實施方式的理解。術(shù)語和示出符號“點對點”：出于說明的目的，術(shù)語“點對點”通常指的是兩點之間的專用通信信道，例如控制器到存儲器。通常，點對點信號將直接在兩點之間傳播，而不需要中間有效元件。然而，在某些情況下，緩沖器和/或變換器，或其他項也會出現(xiàn)在信令通路上。這通常與共享通信信道形成對比，這種共享的通信信道例如是多分支總線，其他的有效元件在其上共享同一信道，例如，對于與一個第一存儲器會話的控制器，其信號必須要經(jīng)過一個第二存儲器。“端口”：為了說明的目的，術(shù)語“端口”通常指的是一個或多個信令導(dǎo)線，用于傳輸邏輯上關(guān)聯(lián)的信息組。例如，如果一個傳輸單位包括兩個使用單端信令來連續(xù)傳輸?shù)姆枺敲丛谶@個實例中的一個端口就可以使用單根導(dǎo)線或印刷電路板(PCB)跡線等等物理地實現(xiàn)。如果相同的傳輸單位使用差分信令來發(fā)送，那么一個端口就可以使用兩根導(dǎo)線或PCB跡線等等來物理地實現(xiàn)。在一個請求(RQ)分組的存儲器上下文中，一個端口為所有必需的命令和地址(CA或C/A)信息提供了足夠的信令導(dǎo)線，用以描述使用中的、基于信令方法學、符號編碼和串行化/解串行化的請求。對于DQ分組和端口的意義是相似的。值得注意的是，如果多導(dǎo)線編碼機制被用于傳輸，則可能會使某些導(dǎo)線在給定芯片和/或電路上以特定的物理實現(xiàn)方式跨多個端口而被共享。圖中所示的端口的數(shù)目：由于可重新配置的存儲器控制器和存儲器設(shè)備以及相關(guān)系統(tǒng)是此處所述實施方式的重點，因此在圖中示出用于給定功能(例如RQ或DQ)的端口的數(shù)目就會變得更方便了。例如，在圖1中，存儲器設(shè)備102A以RQ4×1和DQ4×8來示出。這里表示了包括4個單鏈路RQ端口和4個八鏈路DQ端口的配置。與圖3相比，相同的存儲器設(shè)備102A以RQ1×1和DQ1×8來示出，其表示了包括一個單鏈路RQ端口和一個八鏈路DQ端口的配置。圖7和隨后的文本，如下，提供了用于圖1至圖6所示的存儲器設(shè)備102A-D的單一實現(xiàn)的上下文。在某些實施方式中，使用中的端口數(shù)目可以與物理端口數(shù)目不同。在給出的實施方式中所給出的附圖標記是用于物理端口還是用于將加以使用的物理端口的子集，將會在上下文中更清楚?！罢埱蟆被颉癛Q”：當用于本說明書的存儲器上下文中時，術(shù)語請求(RQ)對于命令和地址(C/A)來說是可互換的。相似的，C/A對于RQ來說也是可互換地加以使用。示例系統(tǒng)圖1至圖3通過對示意性系統(tǒng)100的討論，示出了這種可變配置的點對點體系結(jié)構(gòu)的容量縮放能力。圖1示出了根據(jù)第一配置的系統(tǒng)100。在該配置中，控制器101與存儲器設(shè)備102A耦合通信。控制器101具有4個單鏈路請求端口RQ，并且對于每個請求端口都具有一個八鏈路數(shù)據(jù)端口DQ。在該第一配置中，控制器101上所有的RQ端口(4個單鏈路端口，或4×1)和所有的DQ端口(4個八鏈路端口，或4×8)與一個存儲器設(shè)備102A耦合通信。如上所討論的，物理布線或通信拓撲是專門實現(xiàn)的。例如，如果系統(tǒng)采用了32符號請求分組，那么4個RQ端口中的每一個都將在每個時間周期中接收不同的分組。在這種配置中，每個請求端口都耦合到存儲器設(shè)備內(nèi)部的不同的存儲陣列上。見圖7的論述，如下，更多地用于存儲器設(shè)備102A上。用于存儲陣列的可選零件可以是四象限(元組)或分區(qū)。存儲陣列自身可以被劃分為多個存儲體。在全部的這些實例中，除非有特別指出，都假設(shè)計算每個鏈路的32個符號的脈沖長度或預(yù)取。考慮某些實施方式對高速RQ端口有利的使用是有益的，該RQ端口可能僅僅是一個鏈路(例如用于單端信令的一個導(dǎo)線或用于差分信令的兩個導(dǎo)線)。在這種實施方式中，如果RQ鏈路運行在或接近于DQ鏈路的速度，就會使與每個RQ端口相關(guān)的較少導(dǎo)線需要路由器。例如，在存儲器系統(tǒng)中，存在12個單端導(dǎo)線或鏈路，用于向存儲器設(shè)備提供請求(命令和地址)信息。每個請求分組為24位，跨12個鏈路在每個分組中的2個符號中發(fā)送。(見圖11B的討論，如下，用于采樣時序圖)。在本說明書的專用名詞中，這些12個單端導(dǎo)線或鏈路，將會被認為是一個RQ端口。相反，根據(jù)這些實施方式，RQ鏈路可使用一個或多個差分導(dǎo)線對來實現(xiàn)，其用于以DQ鏈路(例如32符號或RQ分組)相同的速度傳送請求分組。在這些實施方式中，圖1將只需要4個差分導(dǎo)線對(總共8根導(dǎo)線)，用來將控制器101的全部4個RQ端口耦合到存儲器設(shè)備102A的RQ端口上。根據(jù)所描述的實施方式，每個RQ鏈路的比特率等于每個DQ鏈路的比特率，所以一個RQ鏈路可以發(fā)送獨立的32字節(jié)的讀或?qū)懻埱?每個RQ鏈路上有32個符號×8個DQ鏈路)。如果4個連續(xù)的請求通過4個RQ端口中的每一個端口來發(fā)送，那么每個分組時間上訪問的數(shù)據(jù)字節(jié)的總數(shù)將會是4×32字節(jié)，或128字節(jié)。圖2示出了具有雙設(shè)備配置的系統(tǒng)100，其中控制器101與存儲器設(shè)備102A和102B耦合在一起。控制器101具有耦合到每個存儲器設(shè)備102A上的兩個RQ端口，每個存儲器設(shè)備102A被配置為包括兩個單鏈路RQ端口(例如2×1)?？刂破?01上的DQ端口被相似地分割開，兩個用于存儲器設(shè)備102A，兩個用于存儲器設(shè)備102B，或者對于每個存儲器設(shè)備使用16個數(shù)據(jù)鏈路。為了容納這些分割的端口，每個存儲器設(shè)備被配置為用來提供2個單鏈路請求端口(2×1)。結(jié)果，每個分組時間內(nèi)，訪問每個存儲器設(shè)備102A(或存儲器設(shè)備102B)的數(shù)據(jù)字節(jié)的總數(shù)被縮短一半到2×32字節(jié)，或64字節(jié)?？刂破?01將對每個通過RQ端口發(fā)送的請求分組增加附加的尋址信息，例如1位，這是因為控制器101需要尋址雙倍于圖1那樣的存儲器設(shè)備容量，但是現(xiàn)在，每個分組時間內(nèi)每個存儲器設(shè)備的數(shù)據(jù)字節(jié)總數(shù)只有一半。見圖7的論述，如下，可見設(shè)備中的4個存儲陣列怎樣被劃分為奇偶群組。在一個實施方式中，RQ分組的大小保持固定，例如32個符號，而無關(guān)于該附加的尋址信息。由于圖1至圖3的實施方式集中于容量的可變性上，因此DQ分組長度保持固定。圖3示出了根據(jù)第三配置的系統(tǒng)100。在該配置中，控制器101與存儲器設(shè)備102A-D耦合在一起。在控制器101上的4個RQ端口中，一個耦合到存儲器設(shè)備102A-D的每一個上。相似的，在4個DQ端口中，一個(8個數(shù)據(jù)鏈路)耦合到存儲器設(shè)備102A-D的每一個上。結(jié)果，每個分組時間訪問每個存儲器設(shè)備102A-D的數(shù)據(jù)字節(jié)的總數(shù)比圖2縮短一半，到1×32字節(jié)，或總數(shù)為32字節(jié)。這里，控制器還將為每個RQ分組增加比圖2中使用的更多的尋址信息，例如多于1位，同時維持RQ分組的大小不變，這是因為控制器101需要尋址雙倍于圖1-圖2那樣的存儲器設(shè)備容量，但是現(xiàn)在，每個分組時間內(nèi)每個存儲器設(shè)備只有32數(shù)據(jù)字節(jié)。在這種配置中每個存儲器設(shè)備的請求接口包括一個單鏈路端口。這樣在該第三配置方式中，4個RQ分組的每一個都去往不同的存儲器設(shè)備，每個存儲器設(shè)備102A-D具有8個DQ鏈路，其根據(jù)該尋址信息路由到設(shè)備中的合適的存儲陣列上。實際上，圖2中的存儲容量雙倍于圖1，在圖3中再加倍，同時對于數(shù)據(jù)DQ和請求RQ鏈路來說，點對點連接的數(shù)目維持一致，其中這些鏈路在存儲器控制器101和附加的存儲器設(shè)備之間延伸。從存儲器控制器的透視中還可獲得益處，事務(wù)的粒度對于1個、2個或是4個存儲器設(shè)備都是相同的。這樣，系統(tǒng)100的存儲容量能夠成比例，同時維持點對點連接的使用以及每個端口訪問粒度不變。描述了基本拓撲和元件的布局，現(xiàn)在將更詳細地描述系統(tǒng)100及其功能性方面。在一個實施方式中，系統(tǒng)100是計算機系統(tǒng)，例如，服務(wù)器計算機、視頻游戲操縱臺或者個人計算機；印刷電路板；多芯片模塊或分組上/內(nèi)系統(tǒng)?？刂破?01是具有存儲器控制器的集成電路，例如CPU，GPU，北橋，南橋等等。例如，在一個實施方式中，系統(tǒng)100可以是游戲操縱臺系統(tǒng)，控制101可以是經(jīng)修改的IBM蜂窩寬帶引擎。游戲操縱臺系統(tǒng)可以具有與存儲器設(shè)備102A相同類型的固定數(shù)目的存儲器設(shè)備，例如圖2中的兩個設(shè)備。除了圖1至圖3之外其他數(shù)目的存儲器設(shè)備也可以由單個控制器來支持，只需適當?shù)卣{(diào)整控制器101上的RQ/DQ端口數(shù)目。見例如圖11的論述，如下。存儲器設(shè)備102A-D可以是具有適當?shù)呐c控制器通信的任意讀/寫存儲器，例如，RAM，DRAM，非易失性存儲器，SRAM－或者甚至是只讀模式中的ROM－也可以使用。存儲器設(shè)備102A-D或者直接耦合到系統(tǒng)100上，例如被焊接到印刷電路板(PCB)上，或者是可移動的模塊，例如DIMM，SIMM等等。見圖9的論述，如下，用于使用模塊的一個實施方式?？偨Y(jié)而言，不同的實施方式提供了一種采用一個控制器(例如控制器101)的方式，該控制器支持大范圍的存儲容量(實例中的一個至四個存儲器設(shè)備)，同時維持RQ和DQ端口的點對點路由。全部的存儲器設(shè)備102A-D都以點對點的方式耦合到控制器上。在這些實施方式中，存儲器設(shè)備102A-D在DQ寬度上是可編程的并且具有可配置的請求邏輯?？删幊绦院涂芍匦屡渲眯阅軌蚧诖鎯ζ髟O(shè)備或模塊的存在或不存在來自動檢測，它們通過一個或多個可熔斷(fusable)、可擦寫或電可編程寄存器來編程，通過系統(tǒng)100上的跳線來設(shè)置，由請求分組信息和/或其他裝置來控制。在一種類型的存儲器設(shè)備，例如存儲器設(shè)備102A能夠按非常不同的配置方式來使用的情況下，這些實施方式都能呈現(xiàn)出優(yōu)點?？刂破?01還可以按另一種配置組合在可縮放的訪問粒度中使用。目前為止，在這三個討論過的與圖1－圖3相關(guān)的配置中，每個RQ端口的訪問粒度維持在常數(shù)32字節(jié)上。這一結(jié)果可以從下面的假設(shè)中得出，32個符號/DQ鏈路/請求×8DQ鏈路/RQ端口?？刂破?01還可以用于允許粒度可縮放的配置中，這一配置將結(jié)合圖4－圖6來描述。圖4示出了根據(jù)第四配置方式的系統(tǒng)400。系統(tǒng)400使用不同的配置來提供粒度的可縮放性。在該第四配置中，控制器101耦合到存儲器設(shè)備102A。尤其是，在此第一配置中，控制器101中的四個RQ端口中只有一個(1/4)被使用。再次，在每次對注釋的討論中，如上，控制器101和存儲器設(shè)備102A上的端口的實際數(shù)目可以是不同的。相關(guān)點是在該配置中使用的數(shù)目。下面通過圖4－圖6的實例，單一存儲器設(shè)備102A對各種不同的控制器配置的適應(yīng)性將變得顯而易見。值得注意的是，圖4中每個請求分組中的地址長度將比用于如圖1所配置的系統(tǒng)100的地址信息更短。這是因為具有較大訪問粒度的同樣的存儲器具有較少的可尋址位置。然而，請求分組的格式在所有這些配置中仍舊可以是常數(shù)大小。在如圖5所示的第五配置中，系統(tǒng)400具有控制器101和存儲器設(shè)備102A，其中控制器101使用該控制器101上的4個RQ端口中的2個(2/4)來耦合到存儲器設(shè)備102A上。在圖6的該第六配置中，兩個設(shè)備上都使用了全部的4個RQ端口(4/4)。使用該實例，如圖4所示，在第四配置中訪問粒度是128字節(jié)。該結(jié)果可從下面的假設(shè)中得出：32個符號/DQ鏈路/請求×32DQ鏈路/RQ信道。訪問粒度在圖5和圖6中分別是64字節(jié)和32字節(jié)，這是因為與每個請求信道相關(guān)的DQ鏈路的數(shù)目分別是16和8。這樣系統(tǒng)400就允許系統(tǒng)設(shè)計者為所期待的訪問粒度分配所需的最小RQ鏈路。在一個實施方式中，對于所期待的訪問粒度，只有期望的請求鏈路的數(shù)目在控制器101上實現(xiàn)。存儲器設(shè)備102A可被編程為期望數(shù)目的獨立的請求信道。特別的，游戲操縱臺的制造者希望128字節(jié)的訪問粒度，而桌面和服務(wù)器計算機系統(tǒng)的制造者希望32字節(jié)的訪問粒度。因此，每個制造商可能只為他們所期待的訪問粒度設(shè)置實際數(shù)目的外部請求端口；然而，相同的存儲器設(shè)備102A可以按極大不同的配置方式來使用。例如，節(jié)省控制器針腳和/或減少成本的期望可能是請求端口的數(shù)目為何會在控制器101上改變的原因。如所討論的存儲器設(shè)備102A將包括一個或多個存儲陣列，有時被稱為四象限、分區(qū)或扇區(qū)或甚至存儲體。每個存儲陣列都能夠解碼獨立的訪問(例如，讀取)請求。存儲器設(shè)備102A中的請求路由器可被配置為對所有的存儲陣列廣播相同的請求，對每個存儲陣列發(fā)送唯一的請求，和/或這些或其他選項的組合，以使得存儲陣列有效使用。這將與圖7－8中的實例一起來進一步描述。另外，每個存儲陣列都使用微線程，并且可由較小的存儲器單元陣列來組成。在隨后的實例中，存儲陣列被分為4個獨立的可尋址“元組”，每個元組都包括4個存儲體。圖7描述了在圖1至圖6的系統(tǒng)中使用的存儲器102A的簡化示意圖。圖7的元件將隨著它們的使用來進行描述。存儲器設(shè)備102A包括4個存儲陣列700A-D。在可選配置中也可以使用更多的陣列。每個存儲陣列700A-D都可以進行獨立的操作。存儲陣列耦合到請求路由器702、寫數(shù)據(jù)通路路由器704和讀數(shù)據(jù)通路路由器706上。為了清楚簡潔，讀數(shù)據(jù)通路路由器706未在圖7中詳細示出。圖8給出了讀數(shù)據(jù)通路路由器706的細節(jié)。圖7的其余論述中，將省略讀數(shù)據(jù)通路路由器706的細節(jié)，可以理解其操作和功能性平行于寫數(shù)據(jù)通路路由器704。請求路由器702和寫數(shù)據(jù)通路路由器704分別接收選擇信號：RQ配置選擇710和DQ寬度選擇708。它們可以是不同的信號，也可以是相同的信號。信號可以來自于存儲器設(shè)備102A，例如來自設(shè)置、跳線、信號、導(dǎo)線等等，或者信號也可以在存儲器設(shè)備102A上計算，例如通過使用寄存器、邏輯等等的組合。這兩種情況下RQ配置選擇710都控制所使用的C/A端口的數(shù)目，而DQ寬度選擇708都控制設(shè)備的寬度和所使用的DQ端口的數(shù)目。在具有4個存儲陣列700A-D的實例中，選擇信號從0到2變化。特別的，如果RQ配置選擇710是0，那么只有1個請求端口RQ0會被使用；如果是1，那么有2個請求端口RQ0和RQ1會被使用；如果是2，那么全部的4個請求端口RQ[3:0]都會被使用。以相似的方式，DQ寬度選擇708改變存儲器設(shè)備的寬度：如果是0，那么1個DQ端口被使用(鏈路DQ[7:0])；如果是1，那么2個DQ端口被使用(鏈路DQ[7:0]和DQ[15:8])；如果是2，那么4個DQ端口被使用(鏈路DQ[7:0]，DQ[15:8]，DQ[23:16]和DQ[31:24])。在另一個實施方式中，縮放比例可以是x1，x2，x4，x8，x16和x32。其他的縮放比例系數(shù)也是可以的。為了清楚起見，省略了用于存儲陣列700A-D的寫使能信號。參見如美國專利公開號2004/0221106的圖18－圖20，以及所附的論述在可配置點對點拓撲中，在模塊電平上用于路由存儲器設(shè)備信號的寫使能的正文。改變RQ配置選擇710和DQ寬度選擇708的值，就將存儲器設(shè)備102A切換到可以在不同配置下操作，這些配置如結(jié)合圖1－圖6所描述。選擇716A-H是使用RQ配置選擇710和DQ寬度選擇708的值的邏輯，用以完成請求路由器702和寫數(shù)據(jù)通路路由器704內(nèi)部的信號路由。在一個實施方式中，選擇716A-H使用多路復(fù)用器來實現(xiàn)。在這種配置中，RQ配置選擇710和DQ寬度選擇708可以是兩個導(dǎo)線，用以向多路復(fù)用器提供輸入。存儲器設(shè)備102A的其他元件簡要的示出以供參考。特別是在請求側(cè)，在串并行轉(zhuǎn)換器712A-D和存儲器請求控制器714A-D(在圖中縮寫為CTL)之前使用緩存。存儲器請求控制器714A-D耦合到請求路由器702上。存儲器請求控制器714A-D(標為CTL0到CTL3)接收解串行化命令和地址信息，對其解碼，并生成地址和控制信號從而與存儲陣列700A-D鏈接。存儲器請求控制器714A-D可包括狀態(tài)機、寄存器、解碼器、序列發(fā)生器等等。實施方式示出了存儲器請求控制器714A-D位于請求路由器702之前。存儲器請求控制器714A-D還可選擇的位于請求路由器702的后面。在那樣的實施方式中，請求路由器將會路由經(jīng)過解串行化但未經(jīng)解碼的請求信息。請求路由器702的功能性獨立于待路由的特定信息。在DQ側(cè)，位于串并行轉(zhuǎn)換器720A-D之前的緩存從存儲器設(shè)備102A的外部接收輸入，并串行轉(zhuǎn)換器722A-D耦合到這些緩存上并將來自存儲器的輸出發(fā)送到外部。串行化器720A-D和解串行化器722A-D耦合到各自的數(shù)據(jù)通路模塊718A-D上。數(shù)據(jù)通路模塊718A-D耦合到寫數(shù)據(jù)通路路由器704(以及讀數(shù)據(jù)通路路由器706)。數(shù)據(jù)通路模塊718A-D(在圖中縮寫為DP)都支持讀和寫。在某些實施方式中，數(shù)據(jù)通路模塊718A-D具有單獨的讀和寫通路。對于寫，數(shù)據(jù)通路模塊718A-D執(zhí)行寫數(shù)據(jù)的變形(例如比特反轉(zhuǎn)、誤差校正、屏蔽字節(jié)的替換、屏蔽鍵比較等等)，并向存儲陣列700A-D生成或傳輸寫數(shù)據(jù)和寫使能信號。對于讀，隨著讀數(shù)據(jù)從存儲陣列700A-D前進到串行化器，數(shù)據(jù)通路模塊718A-D執(zhí)行任意必要的讀數(shù)據(jù)的變形(例如比特反轉(zhuǎn)、誤差校正、奇偶生成、等待時間的改變等等)。如結(jié)合存儲器請求控制器714A-D所討論的，數(shù)據(jù)通路模塊718A-D可以位于寫數(shù)據(jù)通路路由器704/讀數(shù)據(jù)通路路由器706的之后或之前，并且這些路由器的功能性獨立于待路由的特定信息。圖8描述了用于圖7的存儲器設(shè)備102A的讀數(shù)據(jù)通路路由器706的簡化示意圖。特別是關(guān)注于與圖7相比所不同的元件，現(xiàn)在詳細示出讀數(shù)據(jù)通路路由器706，其包括用于實現(xiàn)路由功能性的選擇器816A-D。在該實施方式中提供兩個讀選擇來控制選擇器816A-B：讀CH0選擇802和讀CH1選擇804。這兩個值是用于DQ寬度選擇708和地址解碼的電流設(shè)定的函數(shù)。參見，例如美國專利公開號2004/0221106的圖18－圖20，以及所附的論述在可配置點對點拓撲中，在模塊電平上用于路由存儲器設(shè)備信號的地址解碼的正文。在某些實施方式中，請求端口的使用可被及時的多路復(fù)用，以便在不同的存儲陣列上交錯請求。例如，如果一個請求正在被使用，及時的交錯C/A信息，從而向設(shè)備中的每個存儲陣列提供不同的C/A信息，而非將相同的分組發(fā)送到全部4個存儲陣列上。盡管示出了寫數(shù)據(jù)通路路由器704和讀數(shù)據(jù)通路路由器706的一個實施方式，也可以為靈活使用存儲陣列700A-D來提供其他的路由實施方式。例如，能夠基于動態(tài)路由選擇將任意輸入端口路由到任意輸出端口的全交叉開關(guān)也可以使用。在這些實施方式中的路由選擇可以從輸入針腳、熔線、寄存器設(shè)定、地址位和/或請求分組的字段、其他信號和/或這些選項的某個組合進行解碼。與存儲器模塊一起使用圖1－圖6的討論涉及到采用了支持各種實施方式的存儲器設(shè)備和控制器的系統(tǒng)配置，其主要關(guān)注于直接耦合到單個存儲器設(shè)備上的控制器，如與存儲器模塊上的存儲器設(shè)備相對。使用例如DIMM、SIMM和/或其他類型存儲器模塊的實施方式也是可以的。這些實施方式具有兩個主要特點：未緩存和已緩存。圖9示出了未緩存模塊的實施方式。圖9是根據(jù)基礎(chǔ)配置方式的未緩存模塊的實施方式的圖表。升級的配置方式將結(jié)合圖10來考慮，如下。圖9示出了具有控制器902和插槽903A-B的系統(tǒng)900，這些插槽用以接受存儲器模塊和連續(xù)性模塊。在該基礎(chǔ)配置中，存儲器模塊706A示出于插槽903A中，連續(xù)性模塊720A示出于插槽903B中。連續(xù)性模塊也可被稱為短接模塊。所示的控制器902的部分具有兩個部分904A-B，這些部分也可以被稱作存儲信道?？刂破?02的實現(xiàn)不需要物理上獨立的兩個部分，例如，它們可以混合在一起。在圖中未示出的是平行的系統(tǒng)900的“下半部”，在那里控制器902具有兩個額外的部分、退信通路和插槽，以用于兩個額外的存儲器模塊或連續(xù)性模塊。部分904A的操作將會論述；部分904B按相同方式操作。未示出的下半部分也按相同方式操作。考慮到系統(tǒng)900的容量和其他特征，還將考慮存儲器模塊、存儲器設(shè)備等等的作用。兩個部分904A-B的操作是獨立的還是“彼此緊跟”(例如在部分904A和部分904B中對于DQ端口的獨立請求信息或公共的相同的請求信息)是一種實現(xiàn)方式的判定。另外，實心圈標識出激活的通信端口。在這種單模式配置中，部分904A耦合到存儲器模塊906A和連續(xù)性模塊920A上。連續(xù)性模塊920A有時被稱為短接模塊，其插入在系統(tǒng)900的基本配置中用以提供“返回到”存儲器模塊906A的點對點連接?？蛇x的實施方式不使用連續(xù)性模塊，而是使用其他的方式來提供返回到存儲器模塊906A的點對點拓撲。存儲器模塊906A包括存儲器設(shè)備908A-D。其中每一個設(shè)備都具有存儲器設(shè)備102A的一般設(shè)計，這已經(jīng)在如上結(jié)合圖7－8詳細討論過；然而，在這個實例中，存儲器設(shè)備908A-D只有2個請求端口和2個八鏈路DQ端口。從控制器902到存儲器908A-D的所有鏈接都是點對點的。在基礎(chǔ)配置中，在部分904A中，兩個與模塊906A通信的請求端口被直接耦合到每個存儲器設(shè)備908A-B上的各自的請求端口。部分904A上的其他兩個請求端口通過連續(xù)性模塊920A與存儲器設(shè)備908A-B通信，連接到每個存儲器上的一個請求端口。DQ配置除了以8個鏈路為一束之外，其他都是類似的。為了清楚簡潔，省略模塊906A-B上的RQ和DQ端口的特殊模塊上路由。圖10是描述按升級配置方式未緩存模塊的實施方式的圖表。它與圖9相似，然而連續(xù)性模塊920A已經(jīng)從插槽903B中移走，取而代之的是具有存儲器設(shè)備908E-H的存儲器模塊906B(所有的這些設(shè)備的設(shè)計都與存儲器設(shè)備908A-D相同)。如所示的，全部的存儲器設(shè)備908A-H都只使用1個RQ端口和1個八鏈路DQ端口。這與圖1和圖2之間的差異是正好類似的。在圖10中，以虛線所畫出的開放環(huán)顯示出未激活的通信端口。特別的，存儲器模塊906A和存儲器模塊906B之間的虛線表示，用于返回到存儲器模塊906A的通路的那些請求鏈路對于由部分904A所驅(qū)動的存儲器信道來說不是激活的。假設(shè)系統(tǒng)900需要至少一個加載的插槽以用于每個“半”控制器902(例如，最少2個模塊，因為這是一個4插槽系統(tǒng))，兩個配置可以如表1所列。系統(tǒng)屬性基本(圖9)升級(圖10)存儲器模塊24連續(xù)性模塊20每個模塊上的設(shè)備44存儲器設(shè)備C/A寬度21存儲器設(shè)備DQ寬度168存儲器設(shè)備的總數(shù)816C/A帶寬(和DQ帶寬)×Gbps×Gbps容量YGB2YGB訪問粒度Z字節(jié)Z字節(jié)表1表1中使用的單位只是用于參考的目的，也可以使用更適于X，Y和Z的特定值的其他單位。如所示的，該系統(tǒng)900以模塊化形式在容量上獲得優(yōu)勢。某些觀點來自如下討論；●每個部分的RQ端口數(shù)目可逐漸增加到每個部分的DQ鏈路數(shù)目(例如用于支持高容量配置)。●系統(tǒng)中的存儲器設(shè)備的最大數(shù)目受到未緩存模塊情況下的RQ端口數(shù)目的限制，這是因為所有的存儲器設(shè)備都經(jīng)由點對點的RQ和DQ鏈路工作?！袷褂媒?jīng)緩存的模塊(未示出)可以允許在每個緩存之后為每個RQ或DQ端口增加額外的模塊。圖11A是用于圖9－10的系統(tǒng)的未緩存模塊的圖表。更加詳細的示出存儲器模塊906A。圖11是圖9的基本配置的示意，RQ和DQ端口的特定路由是顯而易見的。在圖10的升級配置中，不使用存儲器模塊906A右手側(cè)上的通信信道。對照時序圖圖11B示出了將DDR3、GDDR3/4、XDR之間的請求(RQ)串行化與根據(jù)這里所述的一個實施方式所使用的串行化相比較的時序圖。該時序圖還示出了根據(jù)幾種已知的方法的數(shù)據(jù)DQ的串行化。標為“TBI”的下部分示出了根據(jù)這里所述的實施方式為RQ和DQ提出的串行化。在該實例中，使用16Gbps(每秒十億比特)數(shù)據(jù)速率來傳輸請求和數(shù)據(jù)。如最右邊一列所示，在該實施方式中，一個RQ分組包括32位?？蛇x的系統(tǒng)圖圖11C示出了采用根據(jù)這里所述的一個實施方式的控制器的可選系統(tǒng)。標為控制器的項目由多個標為PHY的部分構(gòu)成，其具有通過2個C/A端口和2個DQ端口耦合到該控制器的存儲器設(shè)備(以標識Mem示出)。圖11C是值得注意的，因為它示出了怎樣在大規(guī)模系統(tǒng)中使用可縮放粒度的存儲器設(shè)備102A和控制器101。所示出的控制器能夠向每個存儲器發(fā)布1個或2個請求，直到對該存儲器系統(tǒng)發(fā)布32個并發(fā)的請求。圖11C示出了1個具有64字節(jié)訪問粒度的TBps(每秒千G比特)存儲器系統(tǒng)。然而，32字節(jié)的訪問粒度也是可以的，通過將控制器上每個部分所使用的請求端口的數(shù)目提高到4個，也能達到128字節(jié)；然而，存儲器設(shè)備的類型不需要改變，而只需要改變存儲器設(shè)備的配置，例如通過結(jié)合圖7－8討論的配置選擇，如上所述。圖11C和圖9－10的一個區(qū)別在于系統(tǒng)900采用了來自控制器的RQ和DQ端口的點對點路由，經(jīng)過空插槽(例如使用連續(xù)性模塊)用以擴展容量。這就需要存儲器模塊包含RQ和DQ端口的某些路由，以便控制可能的不同模塊拓撲。在圖11C中，為了擴展所使用的存儲器模塊，它們被便利的插入到存儲器設(shè)備中，例如不使用連續(xù)性模塊。定時和信令圖11D示出了根據(jù)這里所述的一個實施方式可使用的定時和信令方法。控制器(例如101或902)和存儲器設(shè)備(例如102A-D和908A-H)可以使用完全差分的信令，但其他的定時和信令方法也是可以的。該實例使用只有導(dǎo)線的時鐘分布。圖1－圖11D的實施方式通過對請求和數(shù)據(jù)使用相同或相似的點對點拓撲和信令速率，使得請求帶寬按數(shù)據(jù)帶寬成比例縮放，同時使得容量按配置成比例縮放，以用于保持較低或常數(shù)的訪問粒度。為了獲得關(guān)于容量和粒度縮放的最大靈活性，獨立控制的存儲陣列部分的數(shù)目大于或等于實施的請求信道的數(shù)目是有益的。然而，雖然有許多可能的方式來在系統(tǒng)中使用具有這種程度的配置靈活性的存儲器設(shè)備，但在這里已經(jīng)描述的只是幾個可能的實施方式。一種配置是在存儲器上具有4個存儲陣列的4個RQ端口。它們按順序生成如下的公共配置：1個RQ端口驅(qū)動所有的存儲陣列；2個RQ端口，其中1個驅(qū)動“偶數(shù)”存儲陣列另一個驅(qū)動“奇數(shù)”存儲陣列；4個RQ端口中的每一個都獨立的驅(qū)動1個存儲陣列。RQ端口的數(shù)目可根據(jù)數(shù)據(jù)通路的寬度來改變，以便使每個請求端口得到固定的訪問粒度。在某些實施方式中，存儲器系統(tǒng)能夠支持微線程，使得控制器獨立的尋址存儲器設(shè)備核心的不同部分。具有常數(shù)請求訪問和數(shù)據(jù)粒度的實施方式結(jié)合圖1－圖11D描述的方法可以適用于各種應(yīng)用方式，以使得存儲器控制器容納各種數(shù)目和類型的存儲器模片和/或存儲器模塊。存儲器控制器支持靈活的、針腳有效的請求接口，以提供高速的、點對點請求鏈路，并且可被一個存儲器設(shè)備或模塊使用，或可在多個設(shè)備或多個模塊中共享，同時保持請求和數(shù)據(jù)訪問粒度。某些實施方式支持可調(diào)的請求分組信令速率，所選擇的速率取決于給定存儲器系統(tǒng)中存儲器模塊或設(shè)備的數(shù)目，和/或各存儲器模塊上駐留了多少存儲器設(shè)備。例如，在雙設(shè)備模式中，存儲器控制器通過各請求端口以相同的信令速率，將請求分組傳送到兩個存儲器設(shè)備。這兩個存儲器設(shè)備可以駐留在同一模塊或不同模塊上。在單設(shè)備模式中，存儲器控制器通過全部兩個接口以低于雙模塊模式中所使用的信令速率(例如一半)的信令速率，將請求分組傳送到一個存儲器設(shè)備。根據(jù)各種實施方式的存儲器系統(tǒng)可以包括在存儲器控制器和一個或多個存儲器設(shè)備之間耦合的緩存。緩存可駐留在存儲器模塊上，在該模塊上駐留了第一儲器設(shè)備和第二存儲器設(shè)備兩者。圖12是示出根據(jù)本說明書一個實施方式，按第一操作模式的存儲器系統(tǒng)1200的方框圖。存儲器系統(tǒng)1200包括至少一個存儲器模塊1202、一個存儲器控制器1220和一個通信信道1230，該信道將存儲器模塊1202耦合到該存儲器控制器1220。在一個實施方式中，通信信道1230包括形成一個或多個數(shù)據(jù)(DQ)端口的DQ鏈路(例如，DQ1鏈路，DQ2鏈路)，以及形成一個或多個命令/地址(CA)端口的CA鏈路(例如，CA1鏈路，CA2鏈路)。例如，DQ線和CA線可以采用電路板(例如主板)上或內(nèi)部的信號跡線來形成，控制器1220和存儲器模塊1202固定于其上。存儲器模塊1202可包括一個或多個存儲器設(shè)備，例如存儲器設(shè)備1204和1206，用于將該存儲器模塊1202耦合到通信信道1230中的DQ和CA鏈路上的連接器1218，以及用于將存儲器設(shè)備1204和1206耦合到各自的一個DQ和CA端口的導(dǎo)線或跡線1219。導(dǎo)線1219例如可以是形成在印刷電路板上的導(dǎo)線圖案，存儲器設(shè)備1204和1206固定在該電路板上。盡管只有兩個存儲器設(shè)備1204和1206在圖12中示出，但實際上，存儲器系統(tǒng)1200可以包括更多或更少的存儲器設(shè)備，這些存儲器設(shè)備駐留在同一或不同的存儲器模塊上。而且，盡管存儲器設(shè)備1204和1206以駐留在同一存儲器模塊1202上來示出，但下面關(guān)于存儲器系統(tǒng)1200的論述也用于存儲器設(shè)備1204和1206駐留在不同存儲器模塊上的情形。例如，存儲器模塊1202可以是DIMM(雙內(nèi)嵌存儲器模塊)，存儲器設(shè)備1204和1206可以是SDRAM(同步動態(tài)隨機訪問存儲器)，但是也可以使用不同類型的存儲器設(shè)備和存儲器模塊。存儲器設(shè)備1204包括存儲器單元1210和接口電路1212，它還可以包括控制寄存器(未示出)。同樣地，存儲器設(shè)備1206包括存儲器單元1214和接口電路1216，它也可以包括控制寄存器(未示出)。接口電路1212和1216包括輸入/輸出針腳1232和1234，它們耦合到導(dǎo)線1219用于輸入和輸出DQ和CA信號。例如，輸入/輸出針腳1232中的第一組連接到CA1和DQ1，輸入/輸出針腳1234的第二組連接到CA2和DQ2。存儲器控制器1220包括存儲器請求生成器1224、操作模式寄存器1226和控制器邏輯1222。存儲器請求生成器1224相應(yīng)于存儲器設(shè)備1204和1206的存儲器單元1210和1214的某些位置，生成存儲器讀或?qū)懻埱??？刂破鬟壿?222相應(yīng)于存儲器單元1210、1214的特殊位置，生成控制和地址(CA，C/A或RQ)信號。CA信號可包括對存儲器模塊1202的讀或?qū)懨?。存儲器控制?220和這樣的存儲器系統(tǒng)1200能夠在至少2個操作模式下操作，用以生成具有不同CA信令速率的CA信號。在生成CA信號中，控制器邏輯1222例如基于存儲在操作模式寄存器1226中的操作模式標記，來判斷存儲器系統(tǒng)的操作模式。例如，存儲器控制器1220可以通過存儲器模塊1202向存儲器控制器1220提供的SPD(連續(xù)存在檢測)信息，來判斷存儲器模塊或存儲器設(shè)備1204和1206的類型或配置(操作模式)。圖12所示的實例描述了存儲器系統(tǒng)1200處于第一操作模式中的情形，在這一情況下，存儲器設(shè)備1204和1206的每一個都通過專用的CA和DQ線(例如點對點鏈接)耦合到控制器1220上。當存儲器系統(tǒng)1200處于第一操作模式中時，控制器邏輯1222生成具有第一信令速率(例如每個tRR間隔32比特，這里tRR表示對特定存儲器設(shè)備的獨立行訪問之間的最小時間間隔)的CA信號(CA1和CA2)。CA1或CA2端口可包括多個能夠并行地攜帶多比特信息的信號鏈路。在圖12的實例中，CA1或CA2端口可包括兩個能夠并行地攜帶兩比特信息的信號線，或者CA1或CA2端口是2比特寬。因此，當CA信令速率是32比特/tRR時，CA1或CA2端口可在一個tRR間隔或32tBIT-CA間隔內(nèi)攜帶最多64CA比特，其中tBIT-CA表示一個CA信號中的比特間隔。值得注意的是，CA1和CA2端口可以具有不重合的(交錯的)tRR間隔，但是在某些實例中，CA1和CA2端口可以具有重合的tRR間隔。控制器邏輯1222還用于傳輸CA信號以及經(jīng)過端口DQ1和DQ2傳輸并接收存儲器數(shù)據(jù)信號DQ。如圖12所示，按第一操作模式的存儲器系統(tǒng)1200具有一個連接到DQ端口DQ1和CA端口CA1的存儲器設(shè)備1204，以及連接到DQ端口DQ2和CA端口CA2的另一個存儲器設(shè)備1206。例如，DQ端口DQ1和DQ2中的每一個可以是4比特寬，這使數(shù)據(jù)端口DQ具有8比特寬。如上所提及的，存儲器系統(tǒng)1200可以包括多個模塊，一個模塊可包括更多或更少的存儲器設(shè)備。例如，存儲器模塊可包含16個存儲器設(shè)備，每個存儲器設(shè)備連接到4比特寬的DQ端口和2比特寬的CA端口，以便使存儲器模塊并行傳輸或接收32CA信號和64DQ信號。CA端口CA1和CA2中的每一個可以是2比特寬，以允許64比特的CA信息在32tBIT-CA的間隔中傳輸。由于圖13中的按第一操作模式的存儲器設(shè)備1204和1206中的每一個都連接到一個具有32比特/tRR的信令速率的2比特寬CA端口，因此每個存儲器設(shè)備1204和1206可以在一個tRR間隔中接收最大64比特的CA信息。這樣，每個存儲器設(shè)備1204和1206具有至少一個專用的CA端口，以便使CA1連接到存儲器設(shè)備1204而不連接到存儲器設(shè)備1206，并且使CA2連接到存儲器設(shè)備1206而不連接到存儲器設(shè)備1204。在這種意義上，除了DQ端口DQ1和DQ2之外，CA端口CA1和CA2還具有點對點連接，提供與DQ鏈路的拓撲對稱的簡單拓撲。結(jié)果，可以通過專用的CA線對每個存儲器設(shè)備1204和1206獨立地訪問。由于CA鏈路的拓撲實質(zhì)上與DQ鏈路的拓撲相同，因此CA鏈路可以按相同的信令速率操作，該信令速率具有與DQ鏈路的信令速率相同的階數(shù)的數(shù)目級。在一個實施方式中，控制器邏輯1222包括多路復(fù)用/引導(dǎo)邏輯(未示出)，以便根據(jù)CA鏈路的寬度和信令速率生成和/或傳輸CA信號。然后，結(jié)果CA數(shù)據(jù)經(jīng)過CA端口CA1，CA2傳輸?shù)剿鼈兿鄳?yīng)的存儲器設(shè)備1204和1206。經(jīng)過端口CA1傳輸?shù)腃A信號由存儲器設(shè)備1204的接口電路1212通過輸入(CA)針腳1232接收，經(jīng)過端口CA2傳輸?shù)腃A信號由存儲器設(shè)備1206的接口電路1216通過輸入(CA)針腳1234接收。存儲器設(shè)備1204或1206可以是具有固定CA寬度的存儲器設(shè)備，其寬度分別與CA端口CA1或CA2的寬度相同?；蛘呤谴鎯ζ髟O(shè)備1204或1206具有可調(diào)的CA寬度，接口電路1212，1216可包括解多路復(fù)用/引導(dǎo)邏輯(未示出)，用于將在CA端口(CA1和CA2)接收到的CA數(shù)據(jù)轉(zhuǎn)換成并行CA數(shù)據(jù)，其串/并轉(zhuǎn)換率依照CA端口的寬度和信令速率來調(diào)整。當存儲器設(shè)備1204和1206具有可調(diào)的CA寬度時，接口電路1212，1216可包括控制寄存器，其中存儲著一個表示存儲器系統(tǒng)1200運行于哪種操作模式的標記。也就是，控制寄存器具有一個表示存儲器系統(tǒng)1200的操作模式的字段，一旦存儲器控制器1220判斷出存儲器系統(tǒng)1200的配置這個字段就可以由存儲器控制器1220在初始化的時候編程。控制寄存器可通過CA端口，DQ端口或邊頻帶鏈路(未示出)來寫入。還可以使用熔線、專用輸入針腳或另一種非易失方法來取代易失寄存器字段，從而為存儲器設(shè)備1204，1206指定操作模式。在第一操作模式中，接口電路1212和1216解碼以第一信令速率接收的CA信號，并對相關(guān)的存儲器單元1212，1214提供訪問(讀或?qū)?。值得注意的是，每個存儲器設(shè)備1204和1206都分別與具有CA1和CA2的寬度的CA端口進行通信，每個端口如實例所示都具有兩比特寬(2b)。這樣，在第一操作模式中，當存儲器系統(tǒng)1200對每個CA連線以第一信令速率(32比特/tRR)操作時，經(jīng)過每個CA端口CA1和CA2所傳輸?shù)腃A數(shù)據(jù)的最大量是每個tRR間隔64比特，如圖12所示。值得注意的是，在存儲器系統(tǒng)1200中，與示出本實施方式的特征不是特別相關(guān)的其他元件已從圖12中省略。另外，盡管圖12只示出了一個存儲器模塊1202，以及在存儲器模塊1202上只有2個存儲器設(shè)備1204和1206，但這只不過是為了簡化描述，存儲器系統(tǒng)1200可以包括多個存儲器模塊，并且真實的存儲器模塊可具有多個存儲器設(shè)備。例如，一種配置使用16個存儲器設(shè)備。圖13是示出根據(jù)一個實施方式，按第二種操作模式的系統(tǒng)1250的框圖。存儲器系統(tǒng)1250與圖12中的存儲器系統(tǒng)1200相似，但不同之處在于在該實例中，存儲器模塊1252具有一個存儲器設(shè)備#11204，兩個DQ端口DQ1和DQ2以及兩個CA端口CA1和CA2都連接到同一存儲器設(shè)備1204。該實施方式與圖2的實施方式相似。當存儲器系統(tǒng)1250是在第二操作模式中時，控制器邏輯1222生成具有第二信令速率(每個tRR間隔16比特)的CA信號(CA1和CA2)，其低于圖12的實例中的第一信令速率(32比特/tRR)。而且，CA1或CA2端口可包括多個信號鏈路，它們能夠并行地攜帶多比特信息。在圖13的實例中，CA1端口和CA2端口中的每一個都可包括兩個信號鏈路，它們能夠并行地攜帶兩比特信息，或者CA1端口和CA2端口中的每一個都是兩比特寬。因此，當CA信令速率是16比特/tRR時，CA1和CA2端口中的每一個都可以在一個tRR間隔內(nèi)或16tBIT－CA間隔內(nèi)攜帶最大32個CA比特，其中，tBIT－CA表示一個CA信號中的比特間隔。在第二操作模式中的存儲器系統(tǒng)1250具有一個存儲器設(shè)備1204，它連接到兩個DQ端口DQ1和DQ2以及兩個CA鏈路CA1和CA2。由于CA端口，CA1和CA2一起，可以在一個tRR間隔內(nèi)或16tBIT－CA間隔內(nèi)攜帶最大64個CA比特，因此，圖2中處于第二操作模式的存儲器設(shè)備1204仍舊接收64比特CA信息，與圖12中處于第一操作模式的存儲器設(shè)備1204所接收的CA信息的數(shù)目相同。存儲器設(shè)備1204具有專用CA端口，以便使兩個CA端口CA1和CA2連接到存儲器設(shè)備1204而不連接到其他存儲器設(shè)備上。在這種意義上，除了DQ端口DQ1和DQ2之外，CA端口CA1和CA2還具有點對點連接，提供與DQ端口的拓撲對稱的簡單拓撲。結(jié)果，每個存儲器設(shè)備可以通過專用的CA端口被獨立地訪問。由于CA鏈路的拓撲實質(zhì)上與DQ鏈路的拓撲相同，所以CA鏈路能夠以與DQ鏈路的信令速率具有相同階數(shù)的數(shù)量級的信令速率來工作。在一個實例中，CA速率可以是DQ速率的一半，而其他實例支持相同的CA和DQ速率。如上所示，控制器邏輯1222包括多路復(fù)用/引導(dǎo)邏輯(未示出)，能夠根據(jù)CA鏈路的寬度和信令速率生成和/或傳輸CA信號。然后，結(jié)果CA數(shù)據(jù)經(jīng)過CA鏈路CA1，CA2傳輸?shù)酱鎯ζ髟O(shè)備1204。經(jīng)過端口CA1和CA2傳輸?shù)腃A信號由存儲器設(shè)備1204的接口電路1212通過輸入(CA)針腳1232，1235來接收。接口電路1212可包括解多路復(fù)用/引導(dǎo)邏輯(未示出)，用于將CA端口上接收到的CA數(shù)據(jù)轉(zhuǎn)換成并行CA數(shù)據(jù)，其串/并轉(zhuǎn)換率依照CA端口的寬度和信令速率來調(diào)整。在第二操作模式中，接口電路1212以第二信令速率解碼所接收的CA信號，并對相關(guān)的存儲器單元1210提供訪問(讀或?qū)?。存儲器設(shè)備1204與具有全部兩個CA1和CA2的寬度的CA端口通信，每個端口具有如實例所述的2比特寬。這樣，在第二操作模式中，當存儲器系統(tǒng)1250對每個CA鏈路以第二信令速率(16比特/tRR)操作時，經(jīng)過CA端口CA1和CA2與存儲器設(shè)備1204通信的CA數(shù)據(jù)的最大量在每個tRR間隔中是64比特。從圖12和13中顯然可知，存儲器系統(tǒng)1200，1250可以在至少兩種操作模式中的一種下運行。在第一操作模式中，存儲器系統(tǒng)具有第一數(shù)目的存儲器設(shè)備(在圖12的實例中是2個)，在第一操作模式中用于每個存儲器設(shè)備的CA信號寬度是2比特寬，它是第二操作模式中用于每個存儲器設(shè)備的CA信號寬度(4比特寬)的一半。相反，在第一操作模式中用于每個存儲器設(shè)備的CA信令速率是第二操作模式中用于每個存儲器設(shè)備的信令速率的2倍。在DQ信號寬度(或存儲器設(shè)備的數(shù)目)增加時具有較低的CA信令速率，這是有益的，這是因為噪聲會隨著DQ信號的寬度增加。較低的CA信令速率使得存儲器系統(tǒng)不易受到增加的噪聲的影響，其中該噪聲是由增加的DQ信號寬度在DQ信號中生成的。能夠傳輸?shù)矫總€存儲器設(shè)備的CA信號數(shù)據(jù)的最大量在任一操作模式中都保持相同。然而，取決于存儲器模塊的數(shù)目和存儲器模塊中存儲器設(shè)備的配置和數(shù)目，CA信號寬度是可調(diào)整的并且CA信令速率還是可調(diào)的。在任一操作模式中，CA信令速率可以與DQ信令速率具有相同的數(shù)量級，這是因為CA信號和DQ信號都使用點對點拓撲。而且，CA信令速率可以調(diào)整為與DQ信令速率不同。圖14是示出根據(jù)本說明書一個實施方式，按多種操作模式操作存儲器系統(tǒng)的方法的流程圖。為了控制存儲器系統(tǒng)，存儲器控制器首先判斷1402存儲器系統(tǒng)的操作模式。存儲器控制器還根據(jù)所判斷出的操作模式在存儲器設(shè)備中設(shè)置1403控制寄存器。然后存儲器控制器基于所判斷出的操作模式生成1404CA信號。這樣，如果存儲器系統(tǒng)處于第一操作模式，其每個存儲器設(shè)備都接收第一寬度的CA信號，那么存儲器控制器生成1404第一信令速率的CA信號。另一方面，如果存儲器系統(tǒng)處于第二操作模式，其每個存儲器設(shè)備都接收具有比第一寬度更寬的第二寬度的CA信號，那么存儲器控制器生成1404低于第一信令速率的第二信令速率的CA信號。存儲器控制器將所生成的CA信號通過CA端口傳輸1406到存儲器模塊，CA信號然后在存儲器模塊上被路由1408到相應(yīng)的存儲器設(shè)備。存儲器設(shè)備基于存儲器系統(tǒng)的操作模式解碼1410CA信號，使用解碼的CA信號訪問存儲器設(shè)備上的存儲器單元。圖15是示出根據(jù)本說明書一個實施方式，按第一操作模式的存儲器系統(tǒng)1500的方框圖。圖15的存儲器系統(tǒng)1500與圖12的存儲器系統(tǒng)1200相似，只是存儲器設(shè)備1504，1506是標準的存儲元件，不是為它們在不同的操作模式下操作而設(shè)計的。這樣，為了向存儲器系統(tǒng)1500提供多個操作模式的特點，圖15的存儲器系統(tǒng)1500還包括微緩存1524，將在下面對其詳細解釋。如參照圖12所解釋的，圖15中的存儲器控制器1220還能夠以至少兩種操作模式操作，以生成具有不同CA信令速率的CA信號。在生成CA信號時，控制器邏輯1222基于存儲在操作模式寄存器1226中的操作模式標記，來判斷存儲器系統(tǒng)1500的操作模式。圖15所示的實例是存儲器系統(tǒng)1500處于第一操作模式的情況。當存儲器系統(tǒng)1500處于第一操作模式時，控制器邏輯1222生成具有第一信令速率(在該實例中是32比特/tRR)的CA信號(CA1和CA2)。CA1或CA2端口可包括能夠并行攜帶多比特信息的多條信號鏈路。在圖15的實例中，CA1或CA2端口可包括能夠并行攜帶2比特信息的多條信號鏈路，或者CA1或CA2端口是2比特寬的。因此，當CA信令速率是32比特/tRR時，CA1或CA2端口可在一個tRR間隔或32tBIT－CA間隔內(nèi)攜帶最大64個CA比特，其中tBIT－CA表示CA信號中的1個比特間隔?？刂破鬟壿?222還用于經(jīng)過CA端口CA1和CA2傳輸CA信號，并經(jīng)過DQ端口DQ1和DQ2接收存儲數(shù)據(jù)信號DQ。如上所述，控制器邏輯1222包括多路復(fù)用/引導(dǎo)邏輯(未示出)，用以根據(jù)CA端口的寬度和信令速率生成和/或傳輸CA信號。微緩存1524可包括一個特定用途集成電路(ASIC)，它包括輸入針腳1532、1533和輸出針腳1534、1535。例如，第一組輸入針腳1532連接到CA1、DQ1，第二組輸入針腳1533連接到CA2、DQ2。而且，例如，第一組輸出針腳1534連接到CA1#、DQ1#，第二組輸出針腳1535連接到CA2#、DQ2#。微緩存1524被耦合，通過主CA和主DQ端口，CA1、CA2、DQ1和DQ2，連接器1218和輸入針腳1532、1533，接收CA信號和DQ信號。微緩存1524包括一個電路系統(tǒng)，用以將接收到的CA信號轉(zhuǎn)換為具有與標準存儲器設(shè)備1504、1506的接口電路1512、1516兼容的CA寬度和CA信令速率。更特別地，微緩存1524能夠在主接口(到控制器1220)和次接口(到存儲器設(shè)備1504、1506)的兩種不同類型的信令拓撲之間轉(zhuǎn)換CA信號。例如，到控制器1220的主接口可包括點對點高速信號，到存儲器設(shè)備1504、1506的次接口可以比主接口更慢并且更寬，并且可以使用非點對點信號(例如，多點或飛越式拓撲)。轉(zhuǎn)換后的CA信號通過輸出針腳1534、1535輸出，并通過次CA端口CA1#、CA2#路由到相應(yīng)的存儲器設(shè)備1504、1506。同樣的，緩存1524還對DQ端口DQ1、DQ2上接收到的數(shù)據(jù)信號進行轉(zhuǎn)換，使其具有與標準存儲器設(shè)備1504、1506的接口電路1512、1516兼容的DQ寬度和DQ信令速率。轉(zhuǎn)換后的DQ信號通過次DQ端口DQ1#、DQ2#路由到相應(yīng)的存儲器設(shè)備1504、1506上。如圖15所示，按第一操作模式的存儲器系統(tǒng)1500具有連接到次DQ端口DQ1#和次CA端口CA1#的一個存儲器設(shè)備1504，以及連接到次DQ端口DQ2#和次CA端口CA2#的一個存儲器設(shè)備1506。這樣，存儲器系統(tǒng)1500具有用于全部DQ和CA鏈路的點對點拓撲。然而，微緩存1524的使用還允許向傳統(tǒng)的存儲器設(shè)備1504、1506增加可調(diào)的點對點CA鏈路，而不需要改變標準存儲元件1504、1506的結(jié)構(gòu)，這通過使用微緩存1524和能夠管理具有可調(diào)寬度和可調(diào)CA信令速率的多操作模式的控制器1220來實現(xiàn)。圖16是示出根據(jù)本說明書另一實施方式，按第二操作模式的存儲器系統(tǒng)的方框圖。在存儲器系統(tǒng)1550中，存儲器設(shè)備1504、1506是標準的存儲元件，不是為它們在不同的操作模式下操作而設(shè)計的。這樣，為了向存儲器系統(tǒng)1550提供多個操作模式的特點，圖16的存儲器系統(tǒng)1550還包括微緩存1524。如參照圖13所解釋的，圖16中的存儲器控制器1220也能夠以至少兩個操作模式操作，以生成具有不同CA信令速率的CA信號。在生成CA信號時，控制器邏輯1222基于存儲在操作模式寄存器1226中的操作模式標記，來判斷存儲器系統(tǒng)1550的操作模式。圖16所示的實例是存儲器系統(tǒng)1550處于第二操作模式的情況。當存儲器系統(tǒng)1550處于第二操作模式時，控制器邏輯1222生成具有第二信令速率(在該實例中是16比特/tRR)的CA信號(CA1和CA2)，該速率低于圖15的第一信令速率(32比特/tRR)。CA1或CA2端口可包括能夠并行攜帶多比特信息的多條信號鏈路。在圖16的實例中，CA1或CA2端口可包括能夠并行攜帶2比特信息的2條信號鏈路，或者CA1或CA2端口是2比特寬的。因此，當CA信令速率是126比特/tRR時，CA1或CA2端口中的每一個可在一個tRR間隔或126tBIT－CA間隔內(nèi)攜帶最大32個CA比特，其中tBIT－CA表示CA信號中的1個比特間隔?？刂破鬟壿?222還用于經(jīng)過CA端口CA1和CA2傳輸CA信號，并經(jīng)過DQ端口DQ1和DQ2接收存儲數(shù)據(jù)信號DQ。微緩存1524耦合于通過主CA和主DQ端口，CA1、CA2、DQ1和DQ2，以及連接器1218，接收CA信號和DQ信號。然后，微緩存1524對接收到的CA信號進行轉(zhuǎn)換，使其具有與標準存儲器設(shè)備1504的接口電路1512兼容的CA寬度和CA信令速率。更特別地，微緩存1524能夠在主接口(到控制器1220)和次接口(到存儲器設(shè)備1504)的兩種不同類型的信令拓撲之間轉(zhuǎn)換CA信號。例如，到控制器1220的主接口可包括點對點高速信號，到存儲器設(shè)備1504的次接口可以比主接口更慢并且更寬，并且可以使用非點對點信號(例如，多點或飛越式拓撲)。轉(zhuǎn)換后的CA信號通過次CA端口CA1#、CA2#路由到相應(yīng)的存儲器設(shè)備1504。同樣的，緩存1524還對DQ端口DQ1、DQ2上接收到的數(shù)據(jù)信號進行轉(zhuǎn)換，使其具有與標準存儲器設(shè)備1504的接口電路1512兼容的DQ寬度和DQ信令速率。轉(zhuǎn)換后的DQ信號通過次DQ端口DQ1#、DQ2#路由到相應(yīng)的存儲器設(shè)備1504上。如圖16所示，按第二操作模式的存儲器系統(tǒng)1550具有連接到全部兩個次DQ端口DQ1#和DQ2#以及全部兩個次CA端口CA1#和CA2#的一個存儲器設(shè)備1504。存儲器系統(tǒng)1550具有用于全部DQ和CA鏈路的點對點拓撲。然而，微緩存1524的使用還允許向傳統(tǒng)的存儲器設(shè)備1504增加可調(diào)的點對點CA鏈路，而不需要改變標準存儲元件1504的結(jié)構(gòu)，這通過使用微緩存1524和能夠管理具有可調(diào)寬度和可調(diào)CA信令速率的多操作模式的控制器1220來實現(xiàn)。參考圖16和17，在一個實施方式中，微緩存1524可取決于操作模式以不同的寬度和信令速率在主CA端口CA1、CA2上接收CA信號，但在次CA端口CA1#、CA2#上CA信號的寬度和信令速率相同，不考慮操作模式，但是要比主接口更慢并且更寬。然而，在另一實施方式中，微緩存1524還可以取決于操作模式改變次CA端口CA1#、CA2#上CA信號的寬度和信令速率(例如在第一模式中是第三信令速率，在第二模式中是低于第三信令速率的第四信令速率)。圖17是示出根據(jù)本說明書另一實施方式，按多種操作模式操作存儲器系統(tǒng)的方法的流程圖。圖17的方法實質(zhì)上與圖14所示的方法相似，不同之處僅在于增加了步驟1701，并且步驟1702、1704和1706替代了步驟1408、1410。參考圖17，為了控制存儲器系統(tǒng)，存儲器控制器首先判斷1402存儲器系統(tǒng)的操作模式。然后，存儲器控制器設(shè)置1701存儲器模塊的微緩存中的控制寄存器，從而以判斷出的操作模式配置存儲器模塊，并基于判斷出的操作模式生成1404CA信號。這樣，如果存儲器系統(tǒng)處于第一操作模式且每個存儲器設(shè)備接收第一寬度的CA信號，那么存儲器控制器就生成第一信令速率的1404CA信號。另一方面，如果存儲器系統(tǒng)處于第二操作模式且每個存儲器設(shè)備接收具有比第一寬度更寬的第二寬度的CA信號，那么存儲器控制器就生成比第一信令速率慢的第二信令速率的1404CA信號。存儲器控制器通過CA鏈路將1406生成的CA信號傳輸?shù)酱鎯ζ髂K。微緩存通過CA端口接收CA信號，并將1702CA信號轉(zhuǎn)換為適合于存儲元件的邏輯接口的格式，其中該存儲元件耦合到次CA端口上。轉(zhuǎn)換后的CA信號然后在存儲器模塊上通過次CA端口路由1704到相應(yīng)的存儲器設(shè)備。存儲器設(shè)備解碼該1706CA信號，并使用解碼后的CA信號訪問1412存儲器設(shè)備上的存儲器單元。圖18是示出根據(jù)本說明書又一實施方式的、具有“1點對2點”CA鏈路拓撲的存儲器系統(tǒng)的方框圖。圖18的存儲器系統(tǒng)1800實質(zhì)上與圖12的存儲器系統(tǒng)1200相同，不同之處僅在于CA和DQ端口1819的配置以及分別駐留在存儲器模塊的前側(cè)1802和后側(cè)1804上的存儲器設(shè)備1204和1206，作為鏡像存儲器設(shè)備。CA端口CA1和CA2中的每一個都從存儲器控制器1220連接到全部兩個存儲器設(shè)備1204和1206上的接口電路1212和1216上，而DQ端口DQ1和DQ2是分別連接的，DQ1連接到存儲器設(shè)備1204而DQ2連接到存儲器設(shè)備1206。因此，DQ端口DQ1和DQ2“點對點”地連接到存儲器設(shè)備1204和1206，而CA端口CA1和CA2是“1點對2點”地連接到存儲器設(shè)備1204和1206。這種拓撲與點對點CA鏈路相比，可將CA鏈路的數(shù)目減少到一半，同時其CA信令速率與使用點對點CA鏈路的CA信令速率具有可比性。DQ信號使用點對點拓撲，以便保持較高信令余量，還可以最小化數(shù)據(jù)訪問粒度。存儲器設(shè)備1210和1214響應(yīng)于請求，在端口CA1和CA2上接收相同的請求，在它們各自的數(shù)據(jù)端口DQ1和DQ2上傳輸并接收不同的數(shù)據(jù)。示意性存儲器系統(tǒng)下列論述描述了使用集成電路(IC)控制器設(shè)備的存儲器系統(tǒng)，支持用于單和多存儲器設(shè)備拓撲的經(jīng)過高速請求接口的微線程請求。存儲器控制器和相關(guān)存儲器設(shè)備支持點對點請求和數(shù)據(jù)接口，且無關(guān)于存儲器設(shè)備的數(shù)目，存儲器訪問粒度是相同的。圖19描繪了根據(jù)一個實施方式的存儲器系統(tǒng)1900，其包括連接到單個IC存儲器設(shè)備(例如，DRAM模片)的IC存儲器控制器1905。控制器1905包括4個存儲器控制器塊1915，標為W、X、Y和Z，它們中的每一個都收集和發(fā)布完整的事務(wù)請求，這些請求例如由集成的或外部的處理器(未示出)提供。存儲器控制器塊1915將數(shù)據(jù)信號DQ和請求信號RQ通過各自的信號接口1930傳輸?shù)酵獠繑?shù)據(jù)和請求端口1920和1925，在所描述的實施方式中，每個接口包括多個數(shù)據(jù)接口和一個請求接口。術(shù)語“外部”指的是端口的物理表現(xiàn)形式，它可到達芯片外的信號線。在一個典型的實例中，存儲器控制器IC與一個或多個存儲器設(shè)備IC一起安裝在印刷電路板(PCB)上。該PCB還支持導(dǎo)電跡線，以連接到控制器和存儲器設(shè)備IC上的外部端口，以利于它們之間的通信。存儲器互連1935在控制器1905和存儲器設(shè)備1910之間延伸，其示出了來自控制器1905的每個所描繪的DQ端口，盡管只示出了4條DQ線，經(jīng)過4對鏈路傳送，并以8個差分數(shù)據(jù)信號到達數(shù)據(jù)接口1940。(與給定信號通路相關(guān)的圈出的數(shù)目確定了通路中鏈路的數(shù)目)。這樣，存儲器設(shè)備1910支持32個差分數(shù)據(jù)鏈路1920DQ[31:0]，它們被分組成4個八鏈路數(shù)據(jù)端口。引導(dǎo)邏輯1945允許存儲器控制器塊1915將它們各自的完整事務(wù)請求指向8個差分請求端口的各種組合，這些端口成對地以塊1925來示出。為了易于理解，引導(dǎo)邏輯1945與存儲器控制器塊1915分離地示出－可以這樣實現(xiàn)－但也可以用別的方式實現(xiàn)，例如在塊1915和接口1930內(nèi)部或在它們之間。對于引導(dǎo)邏輯1945的連通性，隨后要描述的數(shù)據(jù)通路連通性將使用一個模式寄存器1947來定義，該寄存器存儲表示連接的存儲器設(shè)備的數(shù)目的值。下面將解釋該實例中的引導(dǎo)邏輯1945所提供的連通性。存儲器1910包括4個存儲器單元塊BLKA0、BLKA1、BLKB0和BLKB1，在該實施方式中它們可以被稱為“元組”，這是因為它們表示4個離散的獨立的可訪問陣列。(包含2個塊的組也可以被稱為塊，但為了易于理解，被稱為“半個存儲體”)。每個塊按順序包括4個存儲體(例如塊BLKA0包括存儲體a、b、c和d)。存儲器1910還包括請求接口1955和某些請求引導(dǎo)邏輯(RSL)1960。請求接口1955通過信道1935從引導(dǎo)邏輯1945接收請求信號，引導(dǎo)邏輯1960將這些請求指引到適當?shù)膲KBLKA0、BLKA1、BLKB0和BLKB1。如上所解釋的，存儲器控制器1905上引導(dǎo)邏輯1945的配置和存儲器設(shè)備1960上的引導(dǎo)邏輯的配置取決于耦合到存儲器控制器1905的存儲器設(shè)備的數(shù)目。系統(tǒng)1900是單設(shè)備實施方式，其中存儲器設(shè)備1910通過讀或?qū)懼敝?2個并行數(shù)據(jù)分組，來響應(yīng)于來自存儲器控制器1905的請求，其中每個分組包括32比特，總數(shù)為1024比特數(shù)據(jù)。每個存儲器控制器塊1915生成它自己的請求線程，引導(dǎo)邏輯1945和1960將這些線程發(fā)送到適當?shù)囊粋€存儲器塊。更特別地，每個存儲器控制器1915將請求信息傳輸?shù)剿母鱾€PHY1930。請求信息然后從各個PHY通過引導(dǎo)邏輯1945、信道1935、請求接口1955和引導(dǎo)邏輯1960提供到一個或多個存儲器塊。第二組請求端口1925，在描述中，最底下的兩個只是示出，但在該單模塊實例中未被使用。引導(dǎo)邏輯1960按適合于給定存儲器的配置路由這些請求，該配置在該實例中由存儲器側(cè)的模式寄存器1967來給出。用于存儲器和控制器的模式信息可以使用例如熔點、反熔點、跳線等等不同的存儲。在該實施方式中，來自控制器塊[W]1915和[X]1915的請求線程通過引導(dǎo)邏輯1945、信道1935和引導(dǎo)邏輯1960被分別傳送到存儲器塊BLKA0和BLKA1。用于這些請求線程的信道1935的部分包括兩個差分鏈路。引導(dǎo)邏輯1945和1960可被設(shè)置為每個控制器塊指定一個鏈路，或者這些鏈路可以被差分共享，例如通過時分多路復(fù)用。模式寄存器1947和1967的內(nèi)容定義了適當?shù)穆酚珊瓦B通性，以用于將線程傳送到它們的目的存儲器塊。這種有選擇的連通性的重要性將通過圖21的實施方式變得顯而易見。圖20示出了時序圖2000，其中4個讀事務(wù)被指引到位于圖19的存儲器1910中的4個元組BLKA0、BLKA1、BLKB0和BLKB1中的每一個內(nèi)的存儲體。存儲器設(shè)備1910具有32個被使能的DQ鏈路(例如在差分信令系統(tǒng)中為DQ[31:0]/DQN[31:0]，這里“N”指的是補充信號)，以及2個被使能的RQ鏈路對(RQ[1:0]/RQN[1:0]以及RQ[3:2]/RQN[3:2])。RQ鏈路可以在接口1955或引導(dǎo)邏輯1960中被使能。CFM(以及CFMN)圖例示出了時鐘信號或主處理器時鐘(及其用于差分時鐘的反響)。交叉于頂端，周期(每個周期具有tCYCLE的長度)從0標至21。在時間T0，讀事務(wù)通過充當2個請求端口的RQ[1:0]/RQN[1:0]鏈路，被指引到塊BLKA0的存儲體“a”上，隨后讀數(shù)據(jù)Q(a1，a2)在信道1935的DQ[7:0]/DQN[7:0]鏈路上傳輸，其中該信道在相對的數(shù)據(jù)接口1930和1940之間延伸。同時，由于用來表示在不同鏈路上的連續(xù)行命令的時間tRR-N是零，所以可以將事務(wù)通過RQ[3:2]/RQN[3:2]鏈路引導(dǎo)到存儲體“m”上，隨后讀數(shù)據(jù)Q(m1，m2)在DQ[15:8]/DQN[15:8]鏈路上傳輸。在延遲tRR-S之后，即用來表示在同一請求鏈路上的連續(xù)行命令的時間，事務(wù)就通過RQ[1:0]/RQN[1:0]鏈路被引導(dǎo)到存儲體“g”上，讀數(shù)據(jù)Q(g1，g2)在DQ[23:16]/DQN[23:16]鏈路上傳輸。同時，將事務(wù)通過RQ[3:2]/RQN[3:2]鏈路引導(dǎo)到存儲體“s”上，讀數(shù)據(jù)Q(s1，s2)就在DQ[31:24]/DQN[31:24]鏈路上傳輸。每個讀事務(wù)包括一個具有ACT命令的ROW分組、存儲體地址、行地址和子行地址。子行地址不在該x32情形中使用。每個讀事務(wù)還包括一個具有RDA命令的COL分組、存儲體地址、2個列地址和2個子列地址。子列地址不在該x32情形中使用。COL分組跟隨在ROW分組之后，即一個行到列的讀延遲tRCD-R之后。來自第一列訪問的讀數(shù)據(jù)跟隨在COL分組之后，即一個列訪問時間(tCAC)之后。來自第二列訪問的讀數(shù)據(jù)跟隨在更遲的一個列周期間隔(tCC)之后。每個列訪問生成256比特數(shù)據(jù)。這就是在與給定數(shù)據(jù)接口1940相關(guān)的8個DQ鏈路的每一個上，串行化為32比特數(shù)據(jù)。這樣在該實例中，列粒度是32字節(jié)(32B)，行粒度是64字節(jié)(64B)，兩個Q分組(例如Q(a)1和Q(a2))中的每一個都是32字節(jié)。存儲器控制器1905保持讀和寫事務(wù)的隊列。在該實例的系統(tǒng)中，每個事務(wù)在每32B上執(zhí)行2個列訪問。獨立的操作，每個存儲器控制器塊1915及其相關(guān)的接口1930向存儲器1910的4個元組中的每一個發(fā)出請求。數(shù)據(jù)接口1930的8個DQ鏈路直接連接到存儲器1910的相應(yīng)的DQ鏈路上。盡管在其他實施方式中有不同，但在該實施方式中，來自每個MC+PHY的RQ信息與另一MC+PHY信息多路復(fù)用。交織的寫事務(wù)將以與圖19所示的相似的方法引導(dǎo)數(shù)據(jù)，不同之處僅在于寫數(shù)據(jù)從控制器1905移動到存儲器1910。圖21描繪了雙設(shè)備存儲器系統(tǒng)2100，其中圖19的控制器1905被配置為與2個存儲器設(shè)備1910通信，用來兩倍于系統(tǒng)1900的存儲容量，同時保持相同數(shù)目的存儲體和相同的訪問粒度。為了簡單描述，將存儲器控制器塊和控制器1905的接口組合到片2105上。未使用的請求端口被耦合到虛線上，它表示可在例如電路板支持控制器1905和存儲器設(shè)備1910上提供的優(yōu)選跡線，用以支持不同數(shù)目的模塊和不同類型的請求的連通性。控制器1905包括與圖19的單模塊實施方式相同數(shù)目的數(shù)據(jù)端口，每個數(shù)據(jù)端口都是相同的8鏈路寬。然而在該實施方式中，來自每個控制器塊2105的數(shù)據(jù)鏈路在兩個模塊1910之間被分開。而且，雖然還使用了2個RQ端口，每個模塊使用1個，但它們不同于圖19中使用的那兩個。每個存儲器設(shè)備1910被配置，以便每個存儲器塊(例如BLKA0)與圖19的單設(shè)備實施方式相比，具有一半的數(shù)據(jù)寬度和雙倍數(shù)目的地址位置。圖22示出用于圖21的存儲器系統(tǒng)2100的時序圖2200，其中在每4個讀事務(wù)被指引到成對的元組中的存儲體上時，其中2個讀事務(wù)被指引到其中的存儲體上(例如塊BLKA0和BLKB0)，在每個存儲器設(shè)備1910中分別標為DRAM-0和DRAM-1。每個存儲器設(shè)備具有16個被使能的DQ鏈路(例如，DQ[3:0]/DQN[3:0]，DQ[11:8]/DQN[11:8]，DQ[19:16]/DQN[19:16]和DQ[27:24]/DQN[27:24])，以及1個被使能的RQ鏈路對(RQ[1:0]/RQN[1:0])。該雙設(shè)備配置與圖19的單設(shè)備配置相比，區(qū)別包括：●16個DQ鏈路(對32個)；●1個RQ鏈路對(對2個)●2個存儲器設(shè)備通過信道1935連接到控制器1905(對1個存儲器設(shè)備1905)；●并行操作斜對角的元組中的存儲體，例如存儲器塊BLKA0和BLKB0的存儲體“a”和“m”(對單獨操作存儲體)；●子行地址SR[1]用于在存儲體中選擇子行；以及●子列地址SCx[3]，SCy[3]用于在存儲體中選擇子列。對于存儲體“a”的讀請求在RQ[1:0]/RQN[1:0]鏈路上被接收，并且讀數(shù)據(jù)在DQ[3:0]/DQN[3:0]鏈路上傳輸。同時，相同的讀請求被指引到存儲體“m”；換句話說，存儲體“a”和“m”被鏈接以用于并行操作，它們從請求分組接收相同的地址字段。來自“m”的讀數(shù)據(jù)在DQ[11:8]/DQN[11:8]鏈路上傳輸。在延遲(tRR-S)之后，對于存儲體“g”的請求在RQ[1:0]/RQN[1:0]鏈路上被接收，并且讀數(shù)據(jù)在DQ[19:16]/DQN[19:16]鏈路上傳輸。同時，相同的請求被指引到存儲體“s”上；換句話說，存儲體“g”和“s”被鏈接以用于并行操作，它們從請求分組中接收相同的地址字段。來自“s”的讀數(shù)據(jù)在DQ[27:24]/DQN[27:24]鏈路上傳輸。每個讀事務(wù)包括一個具有ACT命令的ROW分組、存儲體地址、行地址和子行地址。子行地址SR[1]在該x16的實施方式中使用。術(shù)語“x16”或“16倍”表示每個存儲器設(shè)備1910上接口1940的組合有效寬度。因此兩個存儲器設(shè)備的組合寬度是32，正如圖19的實施方式那樣。每個讀事務(wù)還包括一個具有RDA命令的COL分組、存儲體地址、2個列地址和2個子列地址。子列地址SCx[3]，SCy[3]在該x16的實施方式中使用。COL分組跟隨在ROW分組1個行到列的讀延遲tRCD-R之后。來自第一列訪問的讀數(shù)據(jù)跟隨在COL分組1個tCAC之后。來自第二列訪問的讀數(shù)據(jù)跟隨在更遲的1個tCC之后。每個列訪問生成128比特數(shù)據(jù)。這就是在4個DQ鏈路的每一個上串行化為32比特數(shù)據(jù)。在8個DQ鏈路的每一個上，兩個并行的列訪問生成32比特數(shù)據(jù)。列粒度是32字節(jié)(32B)，行粒度是64字節(jié)(64B)，與圖19的系統(tǒng)相同。回到圖21，引導(dǎo)邏輯1945和1960被配置，以便只使用RQ[1:0]/RQN[1:0]和RQ[5:4]/RQN[5:4]鏈路對?？刂破?905的每個獨立的存儲片2105將請求指引到每個存儲器設(shè)備DRAM-0和DRAM-1中的元組中的兩個上。來自每個片2105的DQ輸出端口在接口1940上被分離。例如，來自片[W]的4個DQ鏈路通過數(shù)據(jù)接口1940耦合到塊BLKA0，該接口1940支持DQ鏈路DQ[7:0]，同時余下的4個DQ鏈路通過數(shù)據(jù)接口1940耦合到塊BLKB0，該接口1940支持DQ鏈路DQ[15:8]。在該實施方式中，數(shù)據(jù)信號的不同路由與圖19相比，使用了PHY接口內(nèi)的數(shù)據(jù)引導(dǎo)邏輯，它有選擇地在第一操作模式中將數(shù)據(jù)從每個存儲器控制器塊指引到外部數(shù)據(jù)端口1920的一個子集上，在第二操作模式中指引到外部數(shù)據(jù)端口1920的第二個子集上。特別地，標為“W”的第一存儲器控制器塊1915耦合到與圖19的單設(shè)備實施方式中的數(shù)據(jù)DQ[7：0]相關(guān)的x8外部數(shù)據(jù)端口，并且耦合到與圖21的雙設(shè)備實施方式中的數(shù)據(jù)DQ[11:8,3:0]相關(guān)的外部數(shù)據(jù)端口。來自每個片2105的RQ信息與來自另一個片2105的RQ信息多路復(fù)用，這是因為在該實例中RQ鏈路對在兩個RQ端口之間共享。在圖21中這種多路復(fù)用的功能被描繪為引導(dǎo)邏輯1945，但該引導(dǎo)邏輯可以采用不同的實現(xiàn)方式。而且，引導(dǎo)邏輯1945被示出為支持不同存儲體和設(shè)備之間的DQ鏈路多路復(fù)用。這種數(shù)據(jù)引導(dǎo)可以用其他的實現(xiàn)方式，例如在上述有關(guān)圖19的介紹中的數(shù)據(jù)接口電路內(nèi)。交織的寫事務(wù)會根據(jù)與圖21所示相似的方式引導(dǎo)該數(shù)據(jù)，不同之處僅在于寫數(shù)據(jù)是從控制器1905移動到存儲器設(shè)備1910的，而不是讀情形那樣反過來。圖23描繪了四設(shè)備存儲器系統(tǒng)2300，其中圖19的控制器1905被配置為與四個存儲器設(shè)備1905通信，用以四倍于系統(tǒng)1900的存儲容量，同時保持相同數(shù)目的邏輯存儲體以及通常對于片2105和控制器1905保持相同的訪問粒度。每個DQ和RQ鏈路是經(jīng)由點對點連接建立的，無關(guān)于存儲器設(shè)備的數(shù)目，這促進了速度性能的提高以及訪問粒度的穩(wěn)定性，簡化了片2105的設(shè)計。每個存儲器設(shè)備1910(DRAM-0、DRAM-1、DRAM-2和DRAM-3)具有八個被使能的DQ鏈路，兩個用于四個數(shù)據(jù)接口1940中的每一個。在該實例中，這些鏈路是DQ[1:0]/DQN[1:0]，DQ[9:8]/DQN[9:8]，DQ[17:16]/DQN[17:16]和DQ[25:24]/DQN[25:24]。每個存儲器設(shè)備都具有兩個被使能的請求鏈路，或者一個被使能的鏈路對(例如RQ[1:0]/RQN[1:0])。與圖19的單設(shè)備配置相比，該雙設(shè)備配置的區(qū)別包括：●八個DQ鏈路(對32個)；●一個RQ鏈路對(對2個)；●四個存儲器設(shè)備通過信道1935連接到控制器1905(對一個存儲器設(shè)備1905)；●并行操作元組中的存儲體，存儲器塊BLKA0、BLKA1、BLKB0和BLKB1(對單獨操作存儲體)；●子行地址SR[1]用于在存儲體中選擇子行；●子列地址SCx[3:2]和SCy[3:2]用于在存儲體中選擇子列；●在RQ鏈路對上一半的請求分組插槽未使用；●指引到塊A(塊BLKA0和BLKA1)的請求在RQ[1:0]/RQN[1:0]鏈路上接收，讀數(shù)據(jù)在DQ[1:0]/DQN[1:0]鏈路上傳輸；●請求同時指引到鏈接的存儲體上(例如，圖19的各存儲器塊BLKA0、BLKA1、BLKB0和BLKB1上的存儲體“a”、“g”、“m”和“s”被鏈接以用于并行操作)，從請求分組上接收相同的地址字段；以及●來自存儲體“m”、“g”和“s”的讀數(shù)據(jù)分別在DQ[9:8]/DQN[9:8]，DQ[17:16]/DQN[17:16]和DQ[25:24]/DQN[25:24]鏈路上傳輸。每個讀事務(wù)包括一個具有ACT命令的ROW分組、存儲體地址、行地址和子行地址。子行地址SR[1:0]在該x8的情形中使用。每個讀事務(wù)還包括一個具有RDA命令的COL分組、存儲體地址、兩個列地址和兩個子列地址。子列地址SCx[3:2]，SCy[3:2]在該x8的情形中使用。COL分組跟隨在ROW分組一個行到列的讀延遲tRCD-R之后。來自第一列訪問的讀數(shù)據(jù)跟隨在COL分組一個tCAC之后。來自第二列訪問的讀數(shù)據(jù)跟隨在更遲的一個tCC之后。每個列訪問生成64比特數(shù)據(jù)。這就是在兩個DQ鏈路的每一個上串行化為32比特數(shù)據(jù)。在八個DQ鏈路的每一個上四個并行的列訪問生成32比特數(shù)據(jù)。列粒度是32字節(jié)(32B)，行粒度是64字節(jié)(64B)，與圖19的系統(tǒng)相同。盡管控制器1905上的引導(dǎo)邏輯從圖中略去，單數(shù)據(jù)和請求鏈路的連通性如示出的那樣。在這個四存儲器設(shè)備實施方式中，每個RQ鏈路對連接到每個存儲器設(shè)備1910的全部四個元組上。交織的寫事務(wù)會以相似的方式引導(dǎo)數(shù)據(jù)，但是以讀情形相反的方向。在圖23中，每個存儲器設(shè)備1910都通過兩個差分對耦合到存儲器控制器1905。在這種情況下，兩個鏈路可以按多種方式(例如通過時間或?qū)Ь€復(fù)用)在控制器和存儲器塊之間共享。在其他實施方式中，完全裝配于存儲器設(shè)備上的存儲器系統(tǒng)包括一個用于每個存儲器設(shè)備的請求鏈路。所關(guān)心的是，每個設(shè)備上的請求和數(shù)據(jù)寬度都與存儲器設(shè)備的數(shù)目成反比。請求鏈路與數(shù)據(jù)鏈路的比例保持不變，這就簡化了存儲器控制器塊的設(shè)計和連通性。用于前述系統(tǒng)中的請求引導(dǎo)方法有許多優(yōu)點。在這些優(yōu)點中，可以在數(shù)據(jù)和請求接口的物理部分(PHY)之上交織各種鏈路，以利于在PCB(印刷電路板)、POP(封裝上封裝)和SIP(系統(tǒng)封裝)封裝環(huán)境中點對點路由全部請求和數(shù)據(jù)鏈路。而且，相同的存儲器控制器設(shè)備可以連接到不同數(shù)目的存儲器設(shè)備上，以通過簡單的設(shè)置配置寄存器來支持不同的存儲容量。配置選項可以是固定的，例如在一個或兩個存儲器設(shè)備固定的耦合到控制器元件的系統(tǒng)中?？蛇x的，配置選項可以是可調(diào)整的，例如在使用一個或兩個存儲器模塊(還被叫做DPP或動態(tài)點對點)的系統(tǒng)中，該存儲器模塊被插入到連接到控制器元件的兩個存儲器插槽中。圖24描繪了根據(jù)一個實施方式的集成存儲器設(shè)備1910，它包括所有的外部端口和主要的內(nèi)部電路塊。CFM/CFMN時鐘鏈路被接收，并被時鐘生成電路(未示出)使用，用以生成接口和核心所需的內(nèi)部時序事件。RQ[1:0]/RQN[1:0]鏈路接收對于元組BLKA0/1的請求信息，RQ[3:2]/RQN[3:2]鏈路接收對于另外兩個元組BLKB0/1的請求信息。每個元組包括四個獨立的存儲體。在每個tCYCLE間隔內(nèi)接收兩個32比特請求字。這兩個字被解碼并將控制和地址信息提供給核心。在這個實施方式中，存儲器設(shè)備1910支持線程的和標準的模式。線程的模式支持并發(fā)的核心操作，它可被稱為線程化、微線程化或m線程化。相對的，在標準的模式中，不同類型的操作(例如，行激活、列讀、列寫和行預(yù)充電)在元組的不同存儲體之間重疊，但在并行操作中元組自身被一起鎖定(例如相同的存儲體/行/列地址)。線程的操作通過允許不同的元組獨立的操作(不同的存儲體/行/列地址)從而改善了標準的模式中的操作。在該實施方式中，RQ[1:0]/RQN[1:0]和RQ[3:2]/RQN[3:2]鏈路上的請求分組指引到對角相對的元組上；也就是，兩個請求分組被指引到存儲體0A、2A、4A和6A以及存儲體0B、2B、4B和6B中的一個上；或者兩個請求分組被指引到存儲體1A、3A、5A和7A以及存儲體1B、3B、5B和7B中的一個上。這包括用于激活(ACT)命令的存儲體(BA)和行(R)地址，用于刷新激活(REFA)命令的存儲體(BA)和行(REFr)地址，用于預(yù)充電(PRE)命令的存儲體(BP)地址，用于刷新預(yù)充電(REFP)命令的存儲體(BR)地址，以及用于讀(RD)或?qū)?WR或WM)命令的存儲體(BR)和兩個列地址(Cx、Cy、SCx和SCy)。另外，屏蔽(M)用于屏蔽寫(WRM)命令。值得注意的是，所有的這些地址和控制信號都給予“A”或“B”后綴，用以表示它們在分別驅(qū)動左側(cè)或右側(cè)的兩個元組。這些地址和信號中的一些可以在請求中的延遲字段的控制下，全部任意的延遲以tCYCLE的增量。一個存儲體地址被解碼以用于ACT命令。所選存儲體的標識行被感測，并被放入用于存儲體的相關(guān)感測放大器陣列中。感測一個行也被稱為對存儲體“打開頁面”。另一個存儲體地址被解碼以用于PRE命令。所標識的存儲體和相關(guān)的感測放大器陣列被預(yù)充電到一個狀態(tài)，在該狀態(tài)中，可使用后續(xù)的ACT命令。預(yù)充電一個存儲體也被稱為對存儲體“關(guān)閉頁面”。在向一個存儲體給出ACT命令之后以及在對其給出PRE命令之前，該存儲體可以接收讀(RD)和寫(WR)列命令。這些命令允許在與存儲體相關(guān)的感測放大器陣列(未示出)中的數(shù)據(jù)被訪問。對于WR命令，解碼存儲體地址。所選存儲體的相關(guān)感測放大器陣列的標識列被寫入數(shù)據(jù)，其中該數(shù)據(jù)是從DQ[31:0]針腳的8DQ鏈路子集中的一個接收到的。在一個tCC間隔內(nèi)接收八個32比特字。存儲體地址被解碼以用于RD命令。所選存儲體的相關(guān)感測放大器陣列的標識列被讀出。數(shù)據(jù)被傳輸?shù)紻Q[31:0]針腳的8DQ鏈路子集中的一個上。八個32比特字被訪問以用于讀事務(wù)，并在一個tCC間隔內(nèi)傳輸。RST、SCK和CMD針腳連接到控制寄存器塊。這些針腳提供寫該控制寄存器所需的數(shù)據(jù)、地址和控制。用于這些寄存器的讀數(shù)據(jù)通過SDO/SDI針腳訪問。這些針腳還用于初始化設(shè)備。VREF針腳提供RQ接收器使用的參考電壓?？刂萍拇嫫鞅挥糜谠陔娫茨Ｊ街g轉(zhuǎn)換，并且還用于校準該設(shè)備的高速傳輸和接收電路?？刂萍拇嫫鬟€為刷新命令提供存儲體(REFB)和行(REFr)地址。標為“PowerMode,Calib.,Refresh,InitLogic”的塊管理電源模式轉(zhuǎn)換、校準操作、刷新操作和初始化。與某些實施方式相關(guān)的請求鏈路以處于或接近高速數(shù)據(jù)鏈路的速度運行。以高鏈路速率運行的RQ鏈路需要仔細的校準。下面的說明和附圖詳述了校準方法和電路，它們可以保證高速請求鏈路提供適當?shù)偷谋忍劐e誤率。校準包括兩個成分，它們可以分別發(fā)生或者一起發(fā)生：精細校準(相位調(diào)整)和粗略校準(位對準)。這些可在有噪聲或無噪聲的情況下完成。圖25描繪了根據(jù)另一實施方式的存儲器系統(tǒng)2500，以及用于調(diào)諧請求和數(shù)據(jù)鏈路的突出檢測和校準電路。存儲器系統(tǒng)2500包括存儲器控制器2505和存儲器設(shè)備2510，它們分別與圖19的控制器1905和存儲器設(shè)備1910相似。在控制器2505上，標為DQ和RQ的塊是之前描述的一部分數(shù)據(jù)和請求接口。圖25關(guān)注于用于校準數(shù)據(jù)和請求接口的時序參數(shù)的系統(tǒng)2500的部分，其在每個控制器2505和存儲器設(shè)備2510上以相對的數(shù)據(jù)和請求塊DQ[31:0]和RQ[31:0]來表示。在控制器2505上，校準和配置資源包括圖案生成器2515(標為PattB2515)和傳統(tǒng)的串行命令接口2530。在一個實施方式中，圖案生成器2515是線性反饋移位寄存器(LFSR)。在設(shè)備2510上，配置資源包括命令接口2535、命令解碼器2540、圖案生成器2545(標為PattA2545)和偽地址生成器2555。命令接口2530和2535是耐用低速接口，用于在控制器2505和存儲器設(shè)備2510之間傳輸用于調(diào)諧高速鏈路的校準信號和信息?？梢栽诳刂破骱痛鎯ζ髟O(shè)備其中之一上或全部兩者上包含額外的圖案生成器。在該實例中，按其發(fā)生順序的描述精細和粗略校準。為了開始精細校準，控制器2505通過串行接口2530發(fā)布一個命令，使存儲器設(shè)備2510進入校準模式。響應(yīng)于該校準模式命令，存儲器2510經(jīng)過數(shù)據(jù)鏈路和請求鏈路，向控制器2505發(fā)送來自圖案生成器2545的確定性測試圖案?？刂破?505然后參考一個接收塊(未示出)來調(diào)諧控制器的請求和數(shù)據(jù)接口塊的接收相位。偽地址生成器2555可用于在這種精細校準期間模擬噪聲。在該實例中，控制器接收器的粗略校準可以現(xiàn)在發(fā)生；偽地址生成器2555再次用于模擬噪聲。接著，控制器2505向存儲器設(shè)備2510發(fā)布命令，使數(shù)據(jù)和請求接口進入到“回送”模式，在該模式中傳送到存儲器設(shè)備2510的信號立即被返回到控制器2505。(用于回送數(shù)據(jù)和請求信號的電路將在下面結(jié)合圖26和27詳細描述)。在一個實施方式中，每個偶數(shù)編號的數(shù)據(jù)和請求鏈路通過相鄰的奇數(shù)編號的鏈路被每次回送。例如，用于DQ[0]的數(shù)據(jù)鏈路可通過用于DQ[1]的數(shù)據(jù)鏈路在系統(tǒng)2500的存儲器側(cè)被回送。控制器2505然后將來自圖案生成器2515的確定性測試圖案通過該偶數(shù)鏈路傳送到存儲器設(shè)備2510，存儲器設(shè)備2510通過該奇數(shù)鏈路返回該測試圖案?？刂破?505一旦接收到返回的測試圖案，就將它們與原始傳輸?shù)膱D案相比較以便完成精細和粗略校準。由于返回鏈路已經(jīng)被校準，誤差就可被認為是在前向鏈路上發(fā)布(指向存儲器設(shè)備2510)?？刂破?505然后校準前向鏈路的時序以便最小化誤差。在該實施方式中，請求鏈路(RQ[3:0])采用了與數(shù)據(jù)鏈路相同的雙向接口電路，這樣就可以根據(jù)與數(shù)據(jù)鏈路相同的方式來調(diào)諧。在可選實施方式中，從請求鏈路到數(shù)據(jù)鏈路的回送通路可以包括在存儲器設(shè)備中，在這些實施方式中，請求鏈路是單向的。以較低速度操作的請求鏈路可以不需要與數(shù)據(jù)鏈路相同的調(diào)諧程度。校準期間的噪聲環(huán)境可能沒有精確的反應(yīng)出通常的存儲器系統(tǒng)的操作。因此，此處所述的回送校準方案對于獲得最大的速度性能來說是不充分的。存儲器系統(tǒng)2500因此支持模擬的噪聲環(huán)境。響應(yīng)于來自控制器2505的命令，偽地址生成器2555將偽地址提供給存儲器塊BLKA0、BLKA1、BLKB0和BLKB1，模擬一個真實的噪聲環(huán)境。更一般的，可以在一個現(xiàn)實或模擬的噪聲環(huán)境中周期的重復(fù)測試過程，以便適應(yīng)例如溫度或者提供波動?，F(xiàn)在將描述用以支持上述測試過程的特定實例電路。下面的圖26和27詳述了圖25的存儲器系統(tǒng)2500的一個方面，用于支持回送校準。更特別地，圖26示出了使用邊頻帶和上述由存儲器到控制器的傳輸進行的讀校準，圖27示出了讀校準完成之后發(fā)生的寫校準。圖26詳述了圖25的系統(tǒng)2500的部分，2個控制器側(cè)數(shù)據(jù)接口2605和2610以及相應(yīng)的2個存儲器設(shè)備側(cè)數(shù)據(jù)接口2615和2620。每個控制器側(cè)數(shù)據(jù)接口包括1個測試多路復(fù)用器2625、2個調(diào)整電路2630和2632、1個串行化器2635、1個解串行化器2640和匹配電路2645。參照數(shù)據(jù)接口2605，多路復(fù)用器2625選擇16寫數(shù)據(jù)比特Wdata，或者從圖25的例如圖案生成器2515中選擇1個16比特圖案。多路復(fù)用器2625的輸出耦合到調(diào)整電路2630、2632中的一個。每個調(diào)整電路2630和2632用于以公知的技術(shù)在每一比特上粗略的調(diào)整接收的和預(yù)期的測試圖案。串行化器2625，例如是多路復(fù)用器，然后將結(jié)果16比特數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，用以傳輸?shù)浇涌?616。在描述的實例中，400MHz的時鐘被分布到控制器和存儲器設(shè)備，用以同步它們各自的核心，數(shù)據(jù)和請求信號使用適當?shù)亩〞r和接收時鐘被串行的以6.4Gb/s傳送。用于生成和分布適當?shù)臅r鐘信號的方法和電路，以及用于掃除時鐘相位以便正確的捕獲數(shù)據(jù)的方法和電路，都是已知的。因此為了簡潔，此處省略對時鐘生成、分布和調(diào)整的論述。在接收側(cè)，一對十六的解串行化器將串行接收數(shù)據(jù)轉(zhuǎn)換為16比特數(shù)據(jù)，其被傳送到調(diào)整電路2632。當存儲器設(shè)備處于操作中時，接收的數(shù)據(jù)Rdata最終被傳送到核心邏輯(未示出)。在校準模式中，匹配電路2645依照期待的圖案檢查所接收的測試數(shù)據(jù)Rdata，并向相鄰的接口2610的串行化器2640、調(diào)整電路2632和解串行化器2635發(fā)布相位控制信號。接口2610具有相似的元件并以相似的方式工作。存儲器側(cè)上的寫接口2615包括兩個四對一串行化器2650和2655，一個回送選擇邏輯(多路復(fù)用器)2660、兩個一對四解串行化器2662和2665，以及一個圖案使能多路復(fù)用器2670。在校準模式中，響應(yīng)于使能圖案信號EnPattAB，多路復(fù)用器2670將來自圖案生成器2545的圖案指引到解串行化器2640，它將來自圖案總線PatternSetA,B的16比特頸狀收縮為四比特。多路復(fù)用器2660將結(jié)果測試圖案傳送到串行化器2650，它向存儲器控制器的接口2605生成一個串行數(shù)據(jù)流。在兩個使能信號EnOddLoop和EnEvenLoop中，后者連接到接口2615的輸入和輸出緩存(DQ[0]被認為是“偶數(shù)”鏈路，DQ[1]是奇數(shù))。盡管接口2620的輸入和輸出緩存是由使能信號EnOddLoop控制的，但它也具有相似的元件并且以相似的方式工作。為了簡潔省略了接口2620的詳細論述。參考上部的接口對，測試圖案穿越了全部兩個接口2615和2605，最終到達匹配電路2645。匹配電路2645處理相位調(diào)整信號ADJRCK，并且因而調(diào)整解串行化器2640的輸入相位，直至來自接口2615的確定性圖案如所期望的那樣，其中該匹配電路2645可以用硬件或軟硬件的結(jié)合來實現(xiàn)。在典型的實例中，匹配電路2645會關(guān)于一個外部參考時鐘來掃描接收時鐘的相位，用以找出集中于一個相位值范圍內(nèi)的相位偏移量，其中該相位值范圍生成正確的采樣數(shù)據(jù)。除了相位之外的其他信號特征也可以被調(diào)整(例如終點值、驅(qū)動強度和均衡系數(shù))。在支持高速RQ鏈路的實施方式中，在DQ鏈路中調(diào)整的相位和其他信號特征也需要在RQ鏈路中調(diào)整。匹配電路2645然后存儲結(jié)果相位值。接口2610同時進行同樣的相位校準。圖27描繪了在回送模式中用于“偶數(shù)”寫鏈路的配置處理。存儲器設(shè)備側(cè)上的接口2620中的多路復(fù)用器2660從接口2615的解串行化器2662的輸出中選擇。來自接口2605在寫方向中傳送的圖案因而被反饋回接口2610，最終回到圖案匹配電路2645。由于讀信道根據(jù)之前結(jié)合圖26所記錄的方式來調(diào)諧，因此匹配電路2645記錄的誤差就歸于寫信道中。這種處理有時候被稱為“寫投入”校準，其中寫數(shù)據(jù)的傳輸相位參照一個參考時鐘來校準。圖案匹配電路根據(jù)之前描述的用于接收時鐘的相同方式，通過傳輸時鐘調(diào)整信號ADJTCK掃除傳輸時鐘的相位，最終獲得提供了所需誤差率的相位設(shè)置。然后可使用用于回送信道的偶數(shù)讀鏈路，重復(fù)用于奇數(shù)寫鏈路的處理。在該實例中，所有的偶數(shù)鏈路都一起調(diào)諧，接著是所有的奇數(shù)鏈路。請求鏈路是雙向的，并且可以按相同的方式調(diào)諧。其他的實施方式也可以具有單向的RQ鏈路，在這種情況下存儲器設(shè)備的請求接口可以修改為使用例如相鄰的DQ鏈路以用于回送檢測。一旦所有的讀和寫鏈路都被調(diào)諧，系統(tǒng)就在人為的噪聲環(huán)境中使用用于精細調(diào)諧的偽核心操作重復(fù)校準。在圖19-23的存儲器系統(tǒng)中，存儲器控制器和設(shè)備管理包括在集成引導(dǎo)邏輯中用于管理不同數(shù)目的設(shè)備的請求流。在其他實施方式中，用于存儲器控制器的引導(dǎo)邏輯可以在控制器IC的外部提供，并且每個存儲器IC的引導(dǎo)邏輯也可以同樣的在外部提供。下面的圖28-30描述了一個存儲器系統(tǒng)，其使用存儲器控制器外部的引導(dǎo)邏輯支持一至四個存儲器設(shè)備，以及一至四個存儲器設(shè)備，用于保持點對點數(shù)據(jù)和請求鏈路和常數(shù)訪問粒度，而不需考慮存儲器設(shè)備的數(shù)目。圖28描繪了根據(jù)一個實施方式的存儲器系統(tǒng)和存儲器設(shè)備IC，其中請求引導(dǎo)邏輯在存儲器控制器IC外部提供。在所描繪的系統(tǒng)中，印刷電路板(PCB)2800支持存儲器控制器2805、存儲器模塊2810以及兩個連續(xù)性模塊2815。存儲器控制器2805包括四個獨立的存儲器控制器塊2817，其全部通過四個物理請求信道CAw、CAx、CAy和CAz耦合到一個已安裝的存儲器模塊2810上。盡管信道CAw、CAx和CAy通過一個或多個連續(xù)性模塊2815和相關(guān)的連接器2820耦合到模塊2810上，但每個連接都是點對點的。每個請求信道CAw、CAx、CAy和CAz都包括16個CA鏈路。存儲器模塊2810包括八個存儲陣列MEM和相應(yīng)的緩存BUFF。每個陣列/緩存對支持四對鏈路，所以在該實例中模塊2810支持總數(shù)64個鏈路。每個緩存BUFF接收四個獨立的請求流。每個請求流按順序經(jīng)過兩個鏈路傳送，并且在每個tRR間隔中為32比特長。緩存提供了引導(dǎo)邏輯和數(shù)據(jù)寬度調(diào)整，這與前述的集成了存儲陣列的其他實施方式相似。這樣可以在系統(tǒng)中使用傳統(tǒng)的存儲陣列，也能獲得前述實施方式的某些方面的優(yōu)點。存儲器控制器2805省略了引導(dǎo)邏輯，因為它已結(jié)合圖19-24在上面描述過了。然而，存不存在連續(xù)性模塊都能起到相似的作用。在其他實施方式中，連續(xù)性模塊可以用其他的開關(guān)機制來替代，例如是連接器，它在沒有存儲器模塊時短接，或者是連接器2820或板2800內(nèi)的有源開關(guān)。右下角的圖例表示一個已安裝的模塊2810通信四個32字節(jié)請求分組……。(across)圖29描繪了圖28所介紹的存儲器系統(tǒng)處于雙模塊配置或模式下。虛線表示移走了圖28的最左邊的連續(xù)性模塊2815后，斷開的請求信道的部分。延伸到該模塊的請求信道現(xiàn)在向第二存儲器模塊2810提供了點對點連接。每個緩存BUFF接收2個獨立的請求流，每個請求流經(jīng)過兩個鏈路傳送，并且在每個tRR間隔中為32比特長。兩個模塊中的每一個的請求信道寬度相對于單設(shè)備實施方式都是其一半，因此請求信道寬度從存儲器控制器2805的角度看，在兩種配置中都是相同的。圖30描繪了結(jié)合圖28和29描述的存儲器系統(tǒng)，但這里是完全組裝的四模塊配置。虛線再次表示移走連續(xù)性模塊2815后，斷開的請求信道的部分。四個請求信道中的每一個都延伸到一個存儲器模塊2810，其允許每個存儲器控制器塊2817將完整的請求傳輸?shù)揭粋€模塊2810中。兩個模塊中的每一個的請求信道寬度相對于雙設(shè)備實施方式都再是其一半，因此請求信道寬度從存儲器控制器2805的角度看，還是相同的。每個緩存BUFF接收一個獨立的請求流，每個請求流按順序經(jīng)過兩個鏈路傳送，并且在每個tRR間隔中為32比特長。緩存BUFF可以用于數(shù)據(jù)和請求的引導(dǎo)，但如果存儲器設(shè)備支持這種功能的話也是可以省略的。存儲器控制器2805根據(jù)模塊的數(shù)目，調(diào)整指向存儲器模塊2810的請求中的存儲體、行和列地址字段。盡管未示出，但存儲器控制器2805可包括寄存器或其他用來表示附加存儲器設(shè)備的數(shù)目的機制。存儲器模塊2810同樣包括寄存器或其他配置機制。例如，存儲器控制器2805可在每個安裝的模塊中加載一個寄存器，用以按適合于安裝模塊的給定數(shù)目和類型，來配置數(shù)據(jù)和請求端口。這樣，圖28-30的存儲器系統(tǒng)支持不同數(shù)目的存儲器設(shè)備，同時從存儲器控制器的角度保持相同的數(shù)據(jù)訪問粒度。用于設(shè)計集成電路或集成電路的一部分的處理產(chǎn)品，可以是計算機可讀介質(zhì)，例如磁帶或光盤或磁盤，其中該集成電路包括這里所描述的一個或多個電路。計算機可讀介質(zhì)可以用數(shù)據(jù)結(jié)構(gòu)或其他描述了電路的信息來編碼，其中這些電路物理地以集成電路或集成電路的部分來示例。盡管可采用各種形式用于這種編碼，但這些數(shù)據(jù)結(jié)構(gòu)通常以CaltechIntermediateFormat(CIF)、CalmaGDSIIStreamFormat(GDSII)或ElectronicDesignInterchangeFormat(EDIF)來寫入。這些技術(shù)在集成電路設(shè)計領(lǐng)域可以從上述類型的示意圖和相應(yīng)的描述中得出這些數(shù)據(jù)結(jié)構(gòu)，并且在計算機可讀介質(zhì)上編碼這些數(shù)據(jù)結(jié)構(gòu)。集成電路制造領(lǐng)域的技術(shù)人員可使用這種編碼的數(shù)據(jù)來制造包含一個或多個上述電路的集成電路。在前面的描述和附圖中，闡述了特定的術(shù)語和附圖標記，用以對前面的實施方式進行詳盡的理解。在某些例子中，術(shù)語和標記意味著不需要實施本發(fā)明的特定細節(jié)。而且，術(shù)語“系統(tǒng)”可以指完整的通信系統(tǒng)，包括傳輸機和接收機，或者可以指通信系統(tǒng)的一部分，例如傳輸機、接收機或IC或其他包括傳輸機和/或接收機的元件。另外一些實施方式對本領(lǐng)域技術(shù)人員來說是顯而易見的。某些元件以直接連接到另一元件上示出，而其他元件以通過中間元件來連接示出。在每個例子中，互連或“耦合”的方法是在兩個或多個電路節(jié)點(例如，焊盤、線或終端)之間建立電通信。這種耦合通常采用大量的電路配置來實現(xiàn)，正如本領(lǐng)域技術(shù)人員所理解的那樣。因此，所附權(quán)利要求的精神和范圍將不會限制在前面的說明中。只有那些特別陳述了“用于……的方法”或“用于……的步驟”的權(quán)利要求將會根據(jù)35U.S.C§112的第六段所需要的方式來解釋。其他實施方式在一個實施方式中，存儲器控制器包括：存儲器請求生成器，用于生成一個或多個存儲器請求；以及控制器邏輯，用于基于存儲器請求，在至少兩個模式中的一個中，生成多個用于對駐留在存儲器模塊中的一個或多個存儲器設(shè)備進行尋址或控制的控制和地址(CA)信號，上述模式包括：第一模式，在該模式中控制器邏輯生成用于第一存儲器設(shè)備的第一CA信號，并將該第一CA信號通過第一鏈路以第一信令速率傳輸?shù)皆摰谝淮鎯ζ髟O(shè)備，以及在該模式中控制器邏輯生成用于第二存儲器設(shè)備的第二CA信號，并將該第二CA信號通過第二鏈路以第一信令速率傳輸?shù)皆摰诙鎯ζ髟O(shè)備；以及第二模式，在該模式中，控制器邏輯生成用于第三存儲器設(shè)備的第三CA信號，并將該第三CA信號通過第一鏈路和第二鏈路兩者以第二信令速率傳輸?shù)皆摰谌鎯ζ髟O(shè)備。在一個實施方式中，存儲器設(shè)備包括：多個用于存儲數(shù)據(jù)的存儲器單元；耦合到存儲器單元和多個輸入輸出針腳的接口電路，其中該針腳包括第一和第二組控制和地址(CA)針腳，該接口電路可被配置為在至少兩個模式中的一個中接收CA信號，上述模式包括：第一模式，在該模式中，通過第一和第二組CA針腳兩者以第一信令速率接收CA信號；以及第二模式，在該模式中，通過第一組CA針腳和第二組CA針腳兩者以第二信令速率接收CA信號。在存儲器設(shè)備的一個實例中，第二信令速率高于第一信令速率。在另一個實例中，第二信令速率是第一信令速率的二倍。在一個實施方式中，存儲器系統(tǒng)包括：一個或多個存儲器設(shè)備，駐留在一個或多個存儲器模塊上；存儲器控制器，在至少2個模式中的一個中，生成多個用于對一個或多個存儲器設(shè)備進行尋址或控制的控制和地址(CA)信號，上述模式包括：第一模式，在該模式中存儲器控制器生成用于第一存儲器設(shè)備的第一CA信號，并將該第一CA信號通過第一鏈路以第一信令速率傳輸?shù)皆摰谝淮鎯ζ髟O(shè)備，以及在該模式中存儲器控制器生成用于第二存儲器設(shè)備的第二CA信號，并將該第二CA信號通過第二鏈路以第二信令速率傳輸?shù)皆摰诙鎯ζ髟O(shè)備；以及第二模式，在該模式中，存儲器控制器生成用于第三存儲器設(shè)備的第三CA信號，并將該第三CA信號通過第一鏈路和第二鏈路兩者以第二信令速率傳輸?shù)皆摰谌鎯ζ髟O(shè)備。在存儲器系統(tǒng)的另外的實例中，(1)第三存儲器設(shè)備是第一存儲器設(shè)備，(2)第二信令速率低于第一信令速率，(3)第二信令速率是第一信令速率的一半，(4)在第一模式中，第一信令速率是從第一存儲器設(shè)備和第二存儲器設(shè)備讀出的數(shù)據(jù)信號的數(shù)據(jù)信令速率的一半，和/或(5)第一鏈路和第二鏈路兩者都連接到第一和第二存儲器設(shè)備中的每一個上，并且第一存儲器設(shè)備和第二存儲器設(shè)備駐留在形成存儲器模塊的電路板的相對兩側(cè)。在一個實施方式中，在存儲器控制器和一個或多個存儲器設(shè)備之間耦合的緩存包括：第一和第二組輸入針腳，用于從存儲器控制器接收命令和地址(CA)信號；以及第一和第二組輸出針腳，用于向一個或多個存儲器設(shè)備輸出經(jīng)轉(zhuǎn)換的CA信號；緩存可配置為在至少兩個模式中的一種下操作，上述模式包括：在第一模式中，緩存通過第一組輸入針腳以第一信令速率接收用于第一存儲器設(shè)備的第一CA信號，以及通過第二組輸入針腳以第一信令速率接收用于第二存儲器設(shè)備的第二CA信號，將該第一和第二CA信號轉(zhuǎn)換為分別與第一存儲器設(shè)備和第二存儲器設(shè)備兼容的第一和第二轉(zhuǎn)換CA信號，以及將第一轉(zhuǎn)換CA信號通過第一組輸出針腳傳輸?shù)降谝淮鎯ζ髟O(shè)備，將第二轉(zhuǎn)換CA信號通過第二組輸出針腳傳輸?shù)降诙鎯ζ髟O(shè)備；以及在第二模式中，緩存通過第一和第二組輸入針腳以第二信令速率接收用于第三存儲器設(shè)備的第三CA信號，將第三CA信號轉(zhuǎn)換為與第三存儲器設(shè)備兼容的第三轉(zhuǎn)換CA信號，以及將第三轉(zhuǎn)換CA信號通過第一和第二輸出針腳傳輸?shù)降谌鎯ζ髟O(shè)備。在緩存的各種實例中，第二信令速率低于第一信令速率(例如第二信令速率是第一信令速率的一半)；第一和第二輸出針腳具有相同的信號寬度，它們分別比第一和第二輸入針腳寬，第一和第二輸出針腳以第三信令速率操作，該第三信令在第一模式和第二模式兩者中都低于第一信令速率和第二信令速率；以及在第一模式中，第一和第二輸出針腳以第三信令速率操作，在第二模式中，第一和第二輸出針腳以低于第三信令速率的第四信令速率操作。在一個實施方式中，控制駐留在一個或多個存儲器模塊中的一個或多個存儲器設(shè)備的方法，包括：在至少兩個模式中的一個中，生成多個用于對一個或多個存儲器設(shè)備進行尋址或控制的控制和地址(CA)信號，上述模式包括：第一模式，在該模式中第一CA信號通過第一鏈路以第一信令速率傳輸?shù)降谝淮鎯ζ髟O(shè)備，第二CA信號通過第二鏈路以第一信令速率傳輸?shù)降诙鎯ζ髟O(shè)備；以及第二模式，在該模式中用于第三存儲器設(shè)備的第三CA信號通過第一鏈路和第二鏈路兩者以第二信令速率傳輸；以及用CA信號訪問該一個或多個存儲器設(shè)備。在該方法的實例中，第二信令速率低于第一信令速率(例如第二信令速率是第一信令速率的一半)；以及在第一模式中，第一信令速率是從第一和第二存儲器設(shè)備讀出的數(shù)據(jù)信號的信令速率的一半。在一個實施方式中，操作存儲器設(shè)備的方法包括：在至少2個模式中的一個中接收控制和地址(CA)信號，上述模式包括：第一模式，在該模式中，通過存儲器設(shè)備的第一和第二組CA針腳以第一信令速率接收CA信號；以及第二模式，在該模式中，通過第一組CA針腳而不是第二組CA針腳，以第二信令速率接收CA信號。在該方法的一個實例中，第二信令速率高于第一信令速率(例如第二信令速率是第一信令速率的二倍)；以及在第二模式中，第二信令速率是從存儲器設(shè)備讀出的數(shù)據(jù)信號的信令速率的一半。當前第1頁1 2 3