本發(fā)明屬于電子元器件技術(shù)領(lǐng)域，具體涉及一種應(yīng)用于指令制導(dǎo)系統(tǒng)的指令處理芯片。

背景技術(shù)：

傳統(tǒng)的指令制導(dǎo)系統(tǒng)中指令處理電路主要采用FPGA和FLASH實(shí)現(xiàn)動(dòng)態(tài)解碼功能，采用單片機(jī)實(shí)現(xiàn)靜態(tài)檢測功能，其設(shè)計(jì)架構(gòu)如圖1所示。地面時(shí)，單片機(jī)與控制艙處理器進(jìn)行靜態(tài)通信檢測；空中飛行時(shí)，F(xiàn)PGA快速捕獲接收機(jī)突發(fā)脈沖信號(hào)，進(jìn)行握手信號(hào)的判定、身份識(shí)別、校驗(yàn)、糾錯(cuò)編碼，還原后送控制艙處理器。隨著精確制導(dǎo)技術(shù)的快速發(fā)展，在不同口徑指令制導(dǎo)系統(tǒng)中應(yīng)用存在以下問題：

1、由于FPGA和單片機(jī)一般采用BGA封裝方式，在高抗過載沖擊環(huán)境下容易產(chǎn)生器件脫落現(xiàn)象，影響系統(tǒng)產(chǎn)品的穩(wěn)定性。

2、由于FPGA和單片機(jī)均作為通用器件設(shè)計(jì)，應(yīng)用于指令制導(dǎo)系統(tǒng)時(shí)需要下載程序調(diào)試，調(diào)試工作量將隨FPGA和單片機(jī)芯片數(shù)量增加，嚴(yán)重影響生產(chǎn)周期。一般FPGA和單片機(jī)均是國外采購器件，國內(nèi)尚沒有成熟的替代產(chǎn)品，批量生產(chǎn)時(shí)存在采購風(fēng)險(xiǎn)，導(dǎo)致指令處理電路的成本較高。

3、指令制導(dǎo)系統(tǒng)的必然發(fā)展趨勢是小型化、系列化和通用性，F(xiàn)PGA、FLASH、單片機(jī)及其外圍電路占用PCB板上較多的面積，并且功耗比較大，無法同射頻接收機(jī)集成設(shè)計(jì)，針對不同口徑指令制導(dǎo)系統(tǒng)需要重新進(jìn)行FPGA和單片機(jī)選型，甚至需要針對不同的應(yīng)用系統(tǒng)來調(diào)整常規(guī)架構(gòu)，增加了電路設(shè)計(jì)的工作量，不利于在其他平臺(tái)擴(kuò)展應(yīng)用。

技術(shù)實(shí)現(xiàn)要素：

為了克服現(xiàn)有技術(shù)的不足，本發(fā)明提供一種用于指令制導(dǎo)系統(tǒng)的指令處理芯片，采用單芯片集成設(shè)計(jì)替代現(xiàn)有系統(tǒng)中的FPGA、FLASH和單片機(jī)實(shí)現(xiàn)靜態(tài)檢測和動(dòng)態(tài)解碼功能。

本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是：一種用于指令制導(dǎo)系統(tǒng)的指令處理芯片，采用LQFP封裝方式，包含靜態(tài)檢測模塊和動(dòng)態(tài)解碼模塊。

所述的靜態(tài)檢測模塊集成了靜態(tài)檢測電路、UART接口、LDO和時(shí)鐘電路，LDO將外界電源轉(zhuǎn)換為靜態(tài)檢測電路和時(shí)鐘電路的1.8V電源電壓，時(shí)鐘電路為靜態(tài)檢測電路提供時(shí)鐘信號(hào)，靜態(tài)檢測電路通過UART接口與控制艙處理器通信，完成系統(tǒng)在地面時(shí)的靜態(tài)通信檢測；所述的動(dòng)態(tài)解碼模塊集成了動(dòng)態(tài)解碼電路、UART接口、SPI接口和PLL，PLL為動(dòng)態(tài)解碼電路提供時(shí)鐘信號(hào)，動(dòng)態(tài)解碼電路通過SPI接口向射頻接收機(jī)發(fā)送動(dòng)態(tài)信息，射頻接收機(jī)延時(shí)接收時(shí)間指令并輸出至動(dòng)態(tài)解碼電路進(jìn)行采樣、解碼、糾錯(cuò)、校驗(yàn)、還原并重新編碼，通過UART接口發(fā)送至控制艙處理器。

所述的靜態(tài)檢測模塊和動(dòng)態(tài)解碼模塊不同時(shí)工作，系統(tǒng)工作時(shí)先進(jìn)行靜態(tài)通信檢測，然后才對動(dòng)態(tài)解碼模塊加電。

所述靜態(tài)檢測模塊的IO電壓為2.5V，內(nèi)核電壓為1.8V，時(shí)鐘電路中EFUSE的燒寫電壓為3.3V，LDO及模擬IO管腳的供電均采用模擬2.5V；動(dòng)態(tài)解碼模塊的IO電壓為3.3V，內(nèi)核電壓為1.8V，PLL采用模擬1.8V供電，模擬IO管腳采用3.3V供電；采用電源隔離單元實(shí)現(xiàn)上述不同電壓域之間的隔離和全芯片的ESD保護(hù)。

本發(fā)明的有益效果是：

1)本發(fā)明的用于指令制導(dǎo)系統(tǒng)的指令處理芯片采用LQFP封裝方式，在高抗過載沖擊環(huán)境下，器件連接更加牢固，產(chǎn)品穩(wěn)定性更好；

2)本發(fā)明由于用指令處理芯片替代現(xiàn)有技術(shù)中的FPGA、FLASH和單片機(jī)，程序固化，批量生產(chǎn)時(shí)，芯片的調(diào)試、篩選可在晶圓級(jí)完成，生產(chǎn)周期和成本大大降低；

3)本發(fā)明根據(jù)靜態(tài)檢測模塊和動(dòng)態(tài)解碼模塊不同時(shí)工作且工作電源不同的特點(diǎn)，采用多電壓域的電源設(shè)計(jì)方案，系統(tǒng)功耗更小。

4)本發(fā)明由于采用單芯片集成設(shè)計(jì)，系統(tǒng)體積更小，并且可進(jìn)一步同射頻接收機(jī)進(jìn)行系統(tǒng)集成設(shè)計(jì)，更加有利于指令制導(dǎo)系統(tǒng)小型化、系列化和通用性的擴(kuò)展。

附圖說明

圖1為現(xiàn)有指令處理裝置的系統(tǒng)框圖；

圖2為本發(fā)明指令處理芯片的應(yīng)用框圖；

圖3為本發(fā)明指令處理芯片設(shè)計(jì)架構(gòu)框圖；

圖4為本發(fā)明指令處理芯片電源設(shè)計(jì)框圖。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對本發(fā)明進(jìn)一步說明，本發(fā)明包括但不僅限于下述實(shí)施例。

本發(fā)明的用于指令制導(dǎo)系統(tǒng)的指令處理芯片采用LQFP的封裝方式，包含靜態(tài)檢測模塊和動(dòng)態(tài)解碼模塊。其中，靜態(tài)檢測模塊集成了靜態(tài)檢測電路、UART接口、LDO和時(shí)鐘電路，LDO為靜態(tài)檢測電路和時(shí)鐘電路提供穩(wěn)定的1.8V電源電壓，時(shí)鐘電路為靜態(tài)檢測電路提供頻率穩(wěn)定的時(shí)鐘信號(hào)，靜態(tài)檢測電路通過UART接口完成同控制艙處理器的信號(hào)通信；動(dòng)態(tài)解碼模塊集成了動(dòng)態(tài)解碼電路、UART接口、SPI接口和PLL，PLL為動(dòng)態(tài)解碼電路提供時(shí)鐘信號(hào)，動(dòng)態(tài)解碼電路通過SPI接口向射頻接收機(jī)發(fā)送動(dòng)態(tài)信息，動(dòng)態(tài)解碼電路通過UART接口完成同控制艙處理器的信號(hào)通信。

上述用于指令制導(dǎo)系統(tǒng)的指令處理芯片，其中靜態(tài)檢測模塊和動(dòng)態(tài)解碼模塊不同時(shí)工作，系統(tǒng)正常工作時(shí)先進(jìn)行靜態(tài)檢測，檢測完成之后才對動(dòng)態(tài)解碼模塊加電；靜態(tài)檢測模塊的IO電壓為2.5V、內(nèi)核電壓為1.8V、時(shí)鐘電路中EFUSE的燒寫電壓為3.3V，LDO及模擬IO管腳的供電均采用模擬2.5V；動(dòng)態(tài)解碼模塊的IO電壓為3.3V、內(nèi)核電壓為1.8V，PLL采用模擬1.8V供電，模擬IO管腳采用3.3V供電；采用電源隔離單元實(shí)現(xiàn)不同電壓域之間的隔離和全芯片的ESD保護(hù)。

上述用于指令制導(dǎo)系統(tǒng)的指令處理芯片，其中EFUSE中的存儲(chǔ)數(shù)據(jù)可用于校準(zhǔn)時(shí)鐘電路的輸出時(shí)鐘，隨工藝、電源和溫度變化時(shí)，保證時(shí)鐘電路的輸出時(shí)鐘具有較高的精度。

如圖3所示，本發(fā)明的芯片包含動(dòng)態(tài)解碼模塊31和靜態(tài)檢測模塊32，參考圖2，對本發(fā)明指令處理芯片3在實(shí)際指令制導(dǎo)系統(tǒng)中的工作原理進(jìn)行說明。

靜態(tài)檢測模塊32工作原理：控制艙處理器4為指令處理芯片3提供2.5V電源，經(jīng)過LDO321轉(zhuǎn)換為穩(wěn)定的1.8V電源信號(hào)，為靜態(tài)檢測電路322和時(shí)鐘電路323供電；芯片上電后，時(shí)鐘電路323讀取EFUSE中的校準(zhǔn)數(shù)據(jù)，為UART接口324和靜態(tài)檢測電路322提供頻率穩(wěn)定的時(shí)鐘信號(hào)；靜態(tài)檢測電路322通過UART接口324接收控制艙處理器4發(fā)送的檢測報(bào)文，完成報(bào)文檢測后，再將報(bào)文發(fā)送給控制艙處理器4，由控制艙處理器4判定發(fā)送和接收的報(bào)文是否一致，完成系統(tǒng)在地面時(shí)的靜態(tài)通信檢測；

動(dòng)態(tài)解碼模塊31工作原理：芯片上電后，PLL311為UART接口314、SPI接口313和動(dòng)態(tài)解碼電路312提供時(shí)鐘信號(hào)；動(dòng)態(tài)解碼電路312通過UART接口314接收控制艙處理器4發(fā)送的報(bào)文數(shù)據(jù)，保存完整的指令數(shù)據(jù)，并將系統(tǒng)頻點(diǎn)信息通過SPI接口313發(fā)送給射頻接收機(jī)2；延時(shí)一定時(shí)間后，天線1接收地面雷達(dá)上傳的時(shí)間指令，經(jīng)過射頻接收機(jī)2處理之后輸出檢波數(shù)據(jù)給動(dòng)態(tài)解碼電路312；動(dòng)態(tài)解碼電路312對檢波數(shù)據(jù)進(jìn)行采樣、解碼、糾錯(cuò)、校驗(yàn)、還原并重新編碼，通過UART接口314發(fā)送至控制艙處理器4；通過以上過程完成系統(tǒng)在空中飛行時(shí)的動(dòng)態(tài)解碼功能，從而修正運(yùn)動(dòng)軌跡，提高打擊精度。

本發(fā)明指令處理芯片可以替代現(xiàn)有系統(tǒng)中的FPGA和單片機(jī)實(shí)現(xiàn)靜態(tài)檢測和動(dòng)態(tài)解碼功能，其中動(dòng)態(tài)解碼模塊31和靜態(tài)檢測模塊32不同時(shí)工作，其電源設(shè)計(jì)框圖如圖4所示。動(dòng)態(tài)解碼模塊數(shù)字部分的IO電壓為數(shù)字3.3V、內(nèi)核電壓為數(shù)字1.8V，模擬部分IO電壓為模擬3.3V，PLL采用模擬1.8V供電。靜態(tài)檢測模塊數(shù)字部分的IO電壓為數(shù)字2.5V、內(nèi)核電壓為1.8V，模擬部分IO電壓和LDO輸入電壓均為模擬2.5V、時(shí)鐘電路中EFUSE的燒寫電壓為3.3V。采用電源隔離單元實(shí)現(xiàn)不同電壓域之間IO環(huán)的隔離和全芯片的ESD保護(hù)，其中電源隔離單元1隔離數(shù)字3.3V和模擬3.3V、電源隔離單元2隔離模擬3.3V和模擬2.5V、電源隔離單元3隔離模擬2.5V和數(shù)字2.5V、電源隔離單元4隔離數(shù)字3.3V和數(shù)字2.5V。

本發(fā)明芯片集成了時(shí)鐘電路323，其利用EFUSE中的存儲(chǔ)數(shù)據(jù)可對輸出時(shí)鐘進(jìn)行實(shí)時(shí)校準(zhǔn)，在在uW級(jí)功耗設(shè)計(jì)要求下，芯片隨工藝、電源和溫度變化時(shí)，保證時(shí)鐘電路323的輸出時(shí)鐘具有較高的精度(≤1％)。

由于本發(fā)明采用單芯片集成設(shè)計(jì)、體積更小，適用于不同口徑指令制導(dǎo)系統(tǒng)中，本發(fā)明還可進(jìn)一步同射頻接收機(jī)進(jìn)行系統(tǒng)集成設(shè)計(jì)，對指令制導(dǎo)系統(tǒng)系列化發(fā)展起到推動(dòng)作用。