本發(fā)明涉及cpu測(cè)試技術(shù)領(lǐng)域，尤其涉及一種基于fpga重構(gòu)技術(shù)的cpu測(cè)試系統(tǒng)及方法。

背景技術(shù)：

隨著我們國家信息化技術(shù)的發(fā)展，對(duì)高集成、自主可控的要求不斷提高，使得國產(chǎn)cpu(中央處理器)的研發(fā)勢(shì)在必行。對(duì)于新設(shè)計(jì)的國產(chǎn)cpu而言，對(duì)其進(jìn)行充分的測(cè)試是必不可少的，但是，由于新設(shè)計(jì)的cpu的測(cè)試項(xiàng)目繁多，測(cè)試工序復(fù)雜，導(dǎo)致新設(shè)計(jì)的cpu到技術(shù)成熟階段需要花費(fèi)較長時(shí)間來測(cè)試驗(yàn)證，測(cè)試效率低。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于通過一種基于fpga重構(gòu)技術(shù)的cpu測(cè)試系統(tǒng)及方法，來解決以上背景技術(shù)部分提到的問題。

為達(dá)此目的，本發(fā)明采用以下技術(shù)方案：

一種基于fpga重構(gòu)技術(shù)的cpu測(cè)試系統(tǒng)，其包括測(cè)試機(jī)臺(tái)模塊、fpga模塊、開關(guān)電路模塊以及待測(cè)cpu模塊；所述測(cè)試機(jī)臺(tái)模塊與fpga模塊連接；所述fpga模塊與開關(guān)電路模塊連接；所述開關(guān)電路模塊與測(cè)試機(jī)臺(tái)模塊、待測(cè)cpu模塊連接；所述待測(cè)cpu模塊與測(cè)試機(jī)臺(tái)模塊連接。

特別地，所述測(cè)試機(jī)臺(tái)模塊包括測(cè)試機(jī)臺(tái)和上位機(jī)；所述fpga模塊包括可重構(gòu)fpga、jtag連接器、第一flash(閃存)和第二flash；所述待測(cè)cpu模塊包括國產(chǎn)cpu、電平轉(zhuǎn)換芯片模塊及cpu功能接口模塊；其中，所述上位機(jī)與測(cè)試機(jī)臺(tái)連接，所述測(cè)試機(jī)臺(tái)與可重構(gòu)fpga、國產(chǎn)cpu及開關(guān)電路模塊連接；所述測(cè)試機(jī)臺(tái)用于為所述國產(chǎn)cpu提供電源信號(hào)、時(shí)鐘信號(hào)、復(fù)位信號(hào)，為可重構(gòu)fpga提供電源、時(shí)鐘、控制信號(hào)、重配置信號(hào)，為開關(guān)電路模塊提供控制信號(hào)，并通過維護(hù)輸入輸出接口連接可重構(gòu)fpga；所述國產(chǎn)cpu的一端連接電平轉(zhuǎn)換芯片模塊，另一端通過維護(hù)輸入輸出接口和jtag接口連接開關(guān)電路模塊；所述cpu功能接口模塊與電平轉(zhuǎn)換芯片模塊連接；所述可重構(gòu)fpga通過維護(hù)輸入輸出接口/jtag接口與開關(guān)電路模塊連接；所述jtag連接器通過jtag接口與可重構(gòu)fpga連接；所述第一flash通過并口與可重構(gòu)fpga連接；所述第二flash通過spi總線連接可重構(gòu)fpga；所述jtag連接器用于對(duì)可重構(gòu)fpga燒寫初始功能邏輯；所述第一flash用于存放國產(chǎn)cpu的外設(shè)功能接口測(cè)試程序，在對(duì)國產(chǎn)cpu進(jìn)行外設(shè)功能接口測(cè)試時(shí)，通過開關(guān)電路模塊調(diào)用第一flash中的外設(shè)功能接口測(cè)試程序；所述第二flash用于存放可重構(gòu)fpga的若干功能邏輯，測(cè)試機(jī)臺(tái)通過重配置信號(hào)選擇第二flash中需要加載進(jìn)可重構(gòu)fpga中的邏輯。

基于上述cpu測(cè)試系統(tǒng)，本發(fā)明還公開了一種基于fpga重構(gòu)技術(shù)的cpu測(cè)試方法，其包括如下步驟：

步驟s101、國產(chǎn)cpu作為待測(cè)芯片，放入待測(cè)位置；

步驟s102、通過上位機(jī)對(duì)測(cè)試機(jī)臺(tái)進(jìn)行開啟操作，實(shí)現(xiàn)測(cè)試機(jī)臺(tái)對(duì)待測(cè)cpu模塊和fpga模塊的上電操作，并給出時(shí)鐘和復(fù)位信號(hào)；

步驟s103、通過jtag連接器對(duì)可重構(gòu)fpga進(jìn)行初始邏輯燒寫；

步驟s104、上位機(jī)控制測(cè)試機(jī)臺(tái)給可重構(gòu)fpga重配置信號(hào)，選擇第二flash中對(duì)應(yīng)的邏輯加載到可重構(gòu)fpga中；

步驟s105、測(cè)試機(jī)臺(tái)輸出控制信號(hào)給開關(guān)電路模塊，開關(guān)電路模塊調(diào)取第一flash中預(yù)存的國產(chǎn)cpu的外設(shè)功能接口測(cè)試程序并通過維護(hù)輸入輸出接口發(fā)送給國產(chǎn)cpu，通過上位機(jī)啟動(dòng)測(cè)試；

步驟s106、上位機(jī)啟動(dòng)測(cè)試后，測(cè)試結(jié)果依次通過開關(guān)電路模塊、可重構(gòu)fpga、測(cè)試機(jī)臺(tái)輸出給上位機(jī)，上位機(jī)判斷測(cè)試結(jié)果是否通過，若通過，則顯示通過的提示，若未通過，則上位機(jī)輸出詳細(xì)測(cè)試結(jié)果；

步驟s107、由上位機(jī)控制，通過測(cè)試機(jī)臺(tái)給出重配置信號(hào)，在不斷電的情況下，從第二flash中加載邏輯，對(duì)可重構(gòu)fpga的邏輯功能進(jìn)行重構(gòu)，從而實(shí)現(xiàn)國產(chǎn)cpu需要的另一種數(shù)據(jù)傳輸功能接口即重構(gòu)出新的jtag接口，并將第一flash中的外設(shè)功能接口測(cè)試程序通過所述新的jtag接口傳輸?shù)絿a(chǎn)cpu內(nèi)部，通過上位機(jī)啟動(dòng)測(cè)試，測(cè)試結(jié)果再通過jtag信號(hào)回顯到上位機(jī)；

步驟s108、上位機(jī)對(duì)比步驟s106和步驟s107所得測(cè)試結(jié)果即對(duì)國產(chǎn)cpu的測(cè)試結(jié)果。

本發(fā)明提出的基于fpga重構(gòu)技術(shù)的cpu測(cè)試系統(tǒng)及方法采用fpga重構(gòu)技術(shù)，上位機(jī)輸出fpga重構(gòu)指令，通過測(cè)試機(jī)臺(tái)將可重構(gòu)fpga的有限資源重構(gòu)出國產(chǎn)cpu的多種特定數(shù)據(jù)傳輸接口即jtag接口和維護(hù)串口，從而通過對(duì)比多種特定數(shù)據(jù)傳輸接口的測(cè)試結(jié)果，更快、更精確地定位新設(shè)計(jì)cpu存在的問題，為后續(xù)cpu批量生產(chǎn)節(jié)約時(shí)間。

附圖說明

圖1為本發(fā)明提供的基于fpga重構(gòu)技術(shù)的cpu測(cè)試系統(tǒng)結(jié)構(gòu)示意圖。

具體實(shí)施方式

為了便于理解本發(fā)明，下面將參照相關(guān)附圖對(duì)本發(fā)明進(jìn)行更全面的描述。附圖中給出了本發(fā)明的較佳實(shí)施例。但是，本發(fā)明可以以許多不同的形式來實(shí)現(xiàn)，并不限于本文所描述的實(shí)施例。相反地，提供這些實(shí)施例的目的是使對(duì)本發(fā)明的公開內(nèi)容理解的更加透徹全面。需要說明的是，當(dāng)一個(gè)元件被認(rèn)為是“連接”另一個(gè)元件，它可以是直接連接到另一個(gè)元件或者可能同時(shí)存在居中元件。除非另有定義，本文所使用的所有的技術(shù)和科學(xué)術(shù)語與屬于本發(fā)明的技術(shù)領(lǐng)域的技術(shù)人員通常理解的含義相同。本文中在本發(fā)明的說明書中所使用的術(shù)語只是為了描述具體的實(shí)施例的目的，不是旨在于限制本發(fā)明。本文所使用的術(shù)語“及/或”包括一個(gè)或多個(gè)相關(guān)的所列項(xiàng)目的任意的和所有的組合。

請(qǐng)參照?qǐng)D1所示，圖1為本發(fā)明提供的基于fpga重構(gòu)技術(shù)的cpu測(cè)試系統(tǒng)結(jié)構(gòu)示意圖。

本實(shí)施例中基于fpga重構(gòu)技術(shù)的cpu測(cè)試系統(tǒng)包括測(cè)試機(jī)臺(tái)模塊、fpga模塊、開關(guān)電路模塊以及待測(cè)cpu模塊；所述測(cè)試機(jī)臺(tái)模塊與fpga模塊連接；所述fpga模塊與開關(guān)電路模塊連接；所述開關(guān)電路模塊與測(cè)試機(jī)臺(tái)模塊、待測(cè)cpu模塊連接；所述待測(cè)cpu模塊與測(cè)試機(jī)臺(tái)模塊連接。具體的，所述測(cè)試機(jī)臺(tái)模塊包括測(cè)試機(jī)臺(tái)和上位機(jī)；所述fpga模塊包括可重構(gòu)fpga、jtag連接器、第一flash和第二flash；所述待測(cè)cpu模塊包括國產(chǎn)cpu、電平轉(zhuǎn)換芯片模塊及cpu功能接口模塊。其中，所述可重構(gòu)fpga指具有可重構(gòu)功能的fpga，fpga可重構(gòu)技術(shù)具體是指對(duì)于fpga芯片，在一定的邏輯驅(qū)動(dòng)下，對(duì)fpga芯片的全部或者部分邏輯資源實(shí)現(xiàn)高速的功能切換，從而實(shí)現(xiàn)硬件的時(shí)分復(fù)用，具體到本發(fā)明，通過外部給可重構(gòu)fpga提供功能切換命令，在不斷電的情況下，實(shí)現(xiàn)可重構(gòu)fpga硬件資源的時(shí)分復(fù)用，從而在占用較少可重構(gòu)fpga資源的情況下，利用測(cè)試程序?qū)a(chǎn)cpu進(jìn)行反復(fù)測(cè)試并對(duì)比多種特定配置接口測(cè)試出的結(jié)果，從而更有效、更精確地定位到問題所在，縮短了新設(shè)計(jì)的cpu到技術(shù)成熟階段所需的時(shí)間。

所述上位機(jī)與測(cè)試機(jī)臺(tái)連接，所述測(cè)試機(jī)臺(tái)與可重構(gòu)fpga、國產(chǎn)cpu及開關(guān)電路模塊連接；所述測(cè)試機(jī)臺(tái)用于為所述國產(chǎn)cpu提供電源信號(hào)、時(shí)鐘信號(hào)、復(fù)位信號(hào)，為可重構(gòu)fpga提供電源、時(shí)鐘、控制信號(hào)、重配置信號(hào)，為開關(guān)電路模塊提供控制信號(hào)，并通過維護(hù)輸入輸出接口連接可重構(gòu)fpga。所述國產(chǎn)cpu的一端通過各種功能接口總線連接電平轉(zhuǎn)換芯片模塊，另一端通過維護(hù)輸入輸出接口和jtag接口連接開關(guān)電路模塊；所述cpu功能接口模塊通過各功能接口總線與電平轉(zhuǎn)換芯片模塊連接。所述cpu功能接口模塊包括但不限于usb、pci、網(wǎng)口、串口。所述可重構(gòu)fpga通過維護(hù)輸入輸出接口/jtag接口與開關(guān)電路模塊連接；所述jtag連接器通過jtag接口與可重構(gòu)fpga連接；所述第一flash通過并口與可重構(gòu)fpga連接；所述第二flash通過spi總線連接可重構(gòu)fpga；所述jtag連接器用于對(duì)可重構(gòu)fpga燒寫初始功能邏輯；所述第一flash用于存放國產(chǎn)cpu的外設(shè)功能接口測(cè)試程序，在對(duì)國產(chǎn)cpu進(jìn)行外設(shè)功能接口測(cè)試時(shí)，通過開關(guān)電路模塊調(diào)用第一flash中的外設(shè)功能接口測(cè)試程序。

所述第二flash用于存放可重構(gòu)fpga的若干功能邏輯，測(cè)試機(jī)臺(tái)通過重配置信號(hào)選擇第二flash中需要加載進(jìn)可重構(gòu)fpga中的邏輯。上位機(jī)對(duì)可重構(gòu)fpga進(jìn)行重構(gòu)配置時(shí)的對(duì)應(yīng)關(guān)系如下：上位機(jī)給出00信號(hào)，可重構(gòu)fpga加載第二flash中的邏輯1；上位機(jī)給出01信號(hào)，可重構(gòu)fpga加載第二flash中的邏輯2；初始狀態(tài)下，信號(hào)處于高阻態(tài)。

基于上述cpu測(cè)試系統(tǒng)，本實(shí)施例還公開了一種基于fpga重構(gòu)技術(shù)的cpu測(cè)試方法，該方法具體包括如下步驟：

步驟s101、國產(chǎn)cpu作為待測(cè)芯片，放入待測(cè)位置。

步驟s102、通過上位機(jī)對(duì)測(cè)試機(jī)臺(tái)進(jìn)行開啟操作，實(shí)現(xiàn)測(cè)試機(jī)臺(tái)對(duì)待測(cè)cpu模塊和fpga模塊的上電操作，并給出時(shí)鐘和復(fù)位信號(hào)。

步驟s103、通過jtag連接器對(duì)可重構(gòu)fpga進(jìn)行初始邏輯燒寫，使之具有基本功能，并為后續(xù)重配置所述可重構(gòu)fpga做好準(zhǔn)備。

步驟s104、上位機(jī)控制測(cè)試機(jī)臺(tái)給可重構(gòu)fpga重配置信號(hào)，選擇第二flash中對(duì)應(yīng)的ip核加載到可重構(gòu)fpga中，實(shí)現(xiàn)需要的接口數(shù)據(jù)傳輸功能。

步驟s105、測(cè)試機(jī)臺(tái)輸出控制信號(hào)給開關(guān)電路模塊，開關(guān)電路模塊調(diào)取第一flash中預(yù)存的國產(chǎn)cpu的外設(shè)功能接口測(cè)試程序并通過維護(hù)輸入輸出接口發(fā)送給國產(chǎn)cpu，通過上位機(jī)啟動(dòng)測(cè)試。

步驟s106、上位機(jī)啟動(dòng)測(cè)試后，測(cè)試結(jié)果依次通過開關(guān)電路模塊、可重構(gòu)fpga、測(cè)試機(jī)臺(tái)輸出給上位機(jī)，上位機(jī)判斷測(cè)試結(jié)果是否通過，若通過，則顯示通過的提示，若未通過，則上位機(jī)輸出詳細(xì)測(cè)試結(jié)果。

步驟s107、由上位機(jī)控制，通過測(cè)試機(jī)臺(tái)給出重配置信號(hào)，在不斷電的情況下，從第二flash中加載ip核，對(duì)可重構(gòu)fpga的邏輯功能進(jìn)行重構(gòu)，從而實(shí)現(xiàn)國產(chǎn)cpu需要的另一種數(shù)據(jù)傳輸功能接口即重構(gòu)出新的jtag接口，并將第一flash中的外設(shè)功能接口測(cè)試程序通過所述新的jtag接口傳輸?shù)絿a(chǎn)cpu內(nèi)部，通過上位機(jī)啟動(dòng)測(cè)試，測(cè)試結(jié)果再通過jtag信號(hào)回顯到上位機(jī)；

步驟s108、上位機(jī)對(duì)比步驟s106和步驟s107所得測(cè)試結(jié)果即對(duì)國產(chǎn)cpu的測(cè)試結(jié)果。通過對(duì)比的測(cè)試結(jié)果能夠更快、更好的發(fā)現(xiàn)國產(chǎn)cpu存在的設(shè)計(jì)問題。

本發(fā)明的技術(shù)方案采用fpga重構(gòu)技術(shù)，上位機(jī)輸出fpga重構(gòu)指令，通過測(cè)試機(jī)臺(tái)將可重構(gòu)fpga的有限資源重構(gòu)出國產(chǎn)cpu的多種特定數(shù)據(jù)傳輸接口即jtag接口和維護(hù)串口，從而通過對(duì)比多種特定數(shù)據(jù)傳輸接口的測(cè)試結(jié)果，更快、更精確地定位新設(shè)計(jì)cpu存在的問題，為后續(xù)cpu批量生產(chǎn)節(jié)約時(shí)間。本發(fā)明具體優(yōu)點(diǎn)如下：利用fpga較少的資源實(shí)現(xiàn)了多種待測(cè)cpu需要的測(cè)試數(shù)據(jù)傳輸功能接口；重配置信號(hào)只需上位機(jī)簡(jiǎn)單操作即可給fpga發(fā)出重構(gòu)指令，實(shí)現(xiàn)簡(jiǎn)單；通過fpga重構(gòu)技術(shù)能夠更有效、更快速的定位出新設(shè)計(jì)cpu的問題所在，為后續(xù)cpu批量生產(chǎn)節(jié)約時(shí)間；系統(tǒng)開始測(cè)試工作之前，對(duì)fpga進(jìn)行基本功能邏輯的燒寫，保證了后續(xù)fpga重構(gòu)工作的有效進(jìn)行。

本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述實(shí)施例方法中的全部或部分流程，是可以通過計(jì)算機(jī)程序來指令相關(guān)的硬件來完成，所述的程序可存儲(chǔ)于一計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中，該程序在執(zhí)行時(shí)，可包括如上述各方法的實(shí)施例的流程。其中，所述的存儲(chǔ)介質(zhì)可為磁碟、光盤、只讀存儲(chǔ)記憶體(read-onlymemory，rom)或隨機(jī)存儲(chǔ)記憶體(randomaccessmemory，ram)等。

以上結(jié)合具體實(shí)施例描述了本發(fā)明的技術(shù)原理。這些描述只是為了解釋本發(fā)明的原理，而不能以任何方式解釋為對(duì)本發(fā)明保護(hù)范圍的限制?；诖颂幍慕忉?，本領(lǐng)域的技術(shù)人員不需要付出創(chuàng)造性的勞動(dòng)即可聯(lián)想到本發(fā)明的其它具體實(shí)施方式，這些方式都將落入本發(fā)明的保護(hù)范圍之內(nèi)。