專利名稱：含有微處理器重置電路的微機系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總得說來涉及以微處理器為基礎(chǔ)的計算機系統(tǒng)。更確切地，它涉及這種計算機系統(tǒng)的重置電路。
諸如Intel386(TM)和i486(TM)的微處理器包括一種重置輸入，它使得微處理器在接通電源時能初始化為已知的或已定義的狀態(tài)。(386和i486是Intel公司的商標(biāo))。

圖1中所示的計算機10就是用了一個Intel386微處理器及其所連帶的電源重置電路的計算機。在討論這個電源重置電路以前，用通俗語言描述計算機10將是有益的。
計算機10是一個雙總線計算機，它包括現(xiàn)標(biāo)為微處理器100的上述微處理器。微處理器100包括如圖1所示RESET的重置輸入。微處理器經(jīng)CPU局部總線105與一個緩沖器110相連，這個緩沖器把CPU局部總線105連到系統(tǒng)局部總線115上。系統(tǒng)局部總線115經(jīng)一個鎖存器/緩沖器/解碼器120與一個扁平I/O(輸入/輸出)總線125相連，諸如設(shè)備130的外圍設(shè)備都連在這個I/O總線上。系統(tǒng)局部總線115還與主存控制器和主存135相連。系統(tǒng)局部總線115還經(jīng)緩沖器140和一個Micro Channel(TM)總線142與MiCro Channel(TM)的插座或插孔150相連，這種插座可插入各種轉(zhuǎn)換卡。(Micro Channel是國際商用機器公司的商標(biāo))。在系統(tǒng)局部總線上連一個直接存貯存取(DMA)控制器155，便于直接訪問主存135而不受微處理器100的干預(yù)。計算機10還包括總線控制與計時電路160，它連在系統(tǒng)局部總線115上以便對總線115進行控制和計時。在總線控制與計時電路160上和Micro Channel插座150上連一個中央判斷指針165以確定哪一個功能實體可訪問Micro Channel總線145，例如，它可能是微處理器100、插入Micro Channel的一個插座的一條主總線，或是DMA控制器155。
如圖所示，在CPU局部總線和微處理器100上連一個高速緩存器170。為了控制這個高速緩存器170的工作，在CPU局部總線105和系統(tǒng)局部總線115上連一個Intel82385高速緩存控制器，如圖所示。計算機10之所以被稱為雙總線計算機，是因為有CPU局部總線105和系統(tǒng)局部總線115兩條總線的原故?？偩€105和115各自有各自的地址、數(shù)據(jù)和控制總線。為了便于浮點運算處理，在CPU局部總線105上連一個數(shù)字并合處理器180。
如上所述，微處理器100包括標(biāo)為RESET的重置輸入。微處理器還包括標(biāo)為CLK2的時鐘輸入，并為其提供兩倍于微處理器內(nèi)部時鐘頻率的時鐘頻率(2X)，設(shè)微處理器100的內(nèi)部時鐘頻率為1X。在微處理器內(nèi)含有一除2與相位修正電路100A，它把送給微處理器CLK2輸入的CLK2或2X時鐘信號(例如，50MHz)除為1X(或25MHz)以供微處理器100內(nèi)部使用。CLK2生成電路或者說時鐘振蕩器185輸出CLK2信號。CLK2生成電路185包括一個CLK2輸出，它連到RESETLOGIC(重置邏輯電路)190上、除2電路195、總線控制與計時電路160、高速緩存控制器175、微處理器100和并合處理器180，并向它們提供時鐘信號。重置邏輯電路190包括一個RESET輸出，它連到微處理器RESET輸入、數(shù)字并合處理器180、高速緩存控制器175以及總線控制與計時電路160，并在系統(tǒng)要求重置時為這些設(shè)備提供合適的重置脈沖。從圖1中可見，除法電路195把CLK2時鐘信號除以2，產(chǎn)生一個標(biāo)為CLK的外部時鐘信號，送給(重置邏輯電路)190和總線控制與計時電路160。注意，在除法電路195的CLK輸出處產(chǎn)生的外部時鐘信號CLK，其頻率與微處理器100的1X內(nèi)部時鐘頻率實質(zhì)上相同。所以，CLK時鐘信號也可稱為1X外部時鐘信號。
現(xiàn)將386微處理器的操作中有關(guān)時鐘操作部分綜述如下，如上所述，386微處理機的操作來自一個乘2的外部時鐘或2X時鐘的外部輸入。因此，一個20MHz的386微處理器要求在它的CLK2輸入處有40MHz的外部時鐘信號;25MHz的386微處理器要求在它的CLK2輸入處有50MHz的外部時鐘信號。
在內(nèi)部，386微處理器通過對CLK2輸入信號除以2來獲得它自身的乘1(1X)時鐘信號。這種1X內(nèi)部時鐘信號在386微處理器的內(nèi)部用以決定對各種內(nèi)部邏輯運算(包括那些作為微處理器輸出的運算)的計時。這種1X時鐘信號在386微處理器的內(nèi)部也可用以決定外部輸入的取樣時間。在圖2中給出了1X內(nèi)部時鐘信號與CLK2時鐘信號的計時關(guān)系，其中最下面部分是1X內(nèi)部信號，最上面部分是CLK2時鐘信號。有關(guān)這種1X時鐘的計時關(guān)系可在Intel80386硬件手冊中查到。因為完成386微處理器的一個總線周期要求多個CLK2相位。1X內(nèi)部時鐘信號可用來確定CLK2信號的相應(yīng)相位。
以386微處理器為基礎(chǔ)的典型計算機系統(tǒng)將在386微處理器的外部生成它自己的1X外部時鐘信號，因為386微處理器沒有1X外部時鐘信號輸出。正如圖1所示，這種外部1X時鐘信號在計算機10內(nèi)除法電路195的CLK輸出處產(chǎn)生，它就是CLK信號。這種1X外部時鐘信號或CLK信號被外部邏輯電路用來監(jiān)測或抽查386微處理器并且控制必要的386微處理器輸入。
兩處分別生成的1X時鐘，即內(nèi)部1X時鐘和外部1X時鐘(除法器195處的CLK)，可能具有我們不希望有的不同相位，除非提供某種器件使內(nèi)部1X時鐘和外部1X時鐘在微處理器100接通電源時達到同步。這種所需要的同步動作典型地是由送到微處理器100RESET輸入處的RESET信號提供。外部邏輯電路，即重置邏輯電路190，觸發(fā)與外部生成的1X時鐘有關(guān)的RESET信號的前沿，這就是說，在RESET信號前沿與外部生成1X時鐘信號之間有一種已知的和已固定的關(guān)系。在每個CLK2的上升沿，386微處理器對RESET信號采樣。如果要求內(nèi)部1X時鐘與外部1X時鐘同步，內(nèi)部除2和相位修正電路100A用所得RESET樣本信息來改變內(nèi)部1X時鐘的相位。
為了給計算機用戶在計算機10內(nèi)提供一條處理器升級路徑，提供了一個子插件板(未示出)，它包括微處理器100、并合處理器180、高速緩存控制器175，高速緩存器170以及連帶的重置電路。這種子插件板也可稱為處理器復(fù)合。子插件板插入包括計算機10其余部件和設(shè)備的平板或母板，如圖1所示。以這種方式，可把具有與原計算機10的微處理器結(jié)構(gòu)不同的微處理器結(jié)構(gòu)的插件板插入平板以改善計算機的性能。計算機采用這種子插件板方案的一個例子是IBM個人系統(tǒng)/2模型70A21計算機(IBM Personal System/2 Model 70A21 Computer)。(Personel System/2是國際商用機器公司的注冊商標(biāo))。
微處理器技術(shù)已經(jīng)超過上述以386為基礎(chǔ)的計算機10的水平。更具體地，Intel公司最近推出的i486微處理器，把微處理器、并合處理器、高速緩存內(nèi)存和高速緩存控制器合并到一個芯片上，顯著地改善了處理器性能。
不幸的是，企圖用i486微處理器裝配諸如計算機10的現(xiàn)有計算機時，碰到了許多困難?？梢曰貞洺觯嬎銠C10包含一個外部2X時鐘(CLK2)，并且計算機10的386微處理器包含一個CLK2插頭，2X時鐘信號就送到此處。386微處理器還包含一個內(nèi)部除2電路來產(chǎn)生內(nèi)部1X時鐘。對比一下，i486微處理器不用這種經(jīng)微處理器RESET插頭的與386微處理器相同的設(shè)置內(nèi)部時鐘相位的方法，卻只簡單地采用了一個1X時鐘插頭。這就是說，25MHz i486的運行來自一個25MHz的時鐘輸入。與386微處理器進一步對照，i486微處理器采用一個內(nèi)部倍頻電路來生成內(nèi)部2X時鐘。
由于這種安排，i486微處理器設(shè)定把正確的CLK定相隱于輸入到i486的乘1(1X)CLK插頭中。因此，i486微處理器并不抽查它的RESET輸入以修正時鐘相位。當(dāng)希望計算機10或其它計算機的其余電路只作較小變動時，這種386微處理器和i486微處理器間在RESET/CLK位相上的差別使得在企圖把386微處理器換為i486微處理器的處理器升級應(yīng)用中產(chǎn)生了1X時鐘同步困難。
相應(yīng)地，本發(fā)明的一個目的是為以先進微處理器為基礎(chǔ)的計算機提供重置電路。
本發(fā)明的另一目的是提供重置電路，它允許i486微處理器可在一個原來用386微處理器的計算機中運行。
本發(fā)明的另一目的是提供重置電路，它要求在386微處理器計算機升級或重新設(shè)計以容納i486微處理器時，這種計算機的電路只作小的改變。
根據(jù)本發(fā)明，提供了一種包含微處理器的計算機系統(tǒng)這個微處理器有重置輸入，和時鐘輸入，時鐘信號就送到這個時鐘輸入處。計算機系統(tǒng)包含微處理器重置電路，它可以生成微處理器重置信號。微處理器重置電路包括相位差探測器以探測在時鐘信號和重置信號之間的相位差。重置電路還包括相位誤差修正器，它與相位差探測器相連，在探測到相位差時，調(diào)整時鐘信號相位使這個相位差實質(zhì)上減到最小。重置電路還包括重置信號再生器，在調(diào)整時鐘信號相位后，向微處理器重置輸入發(fā)送一個新的重置信號。
在所附權(quán)利要求書中具體給出了本發(fā)明的特點，可令人相信本發(fā)明的新穎性。但是，參看下面的闡述及其草圖可以最好的理解本發(fā)明本身，其結(jié)構(gòu)和運行方法。
圖1是傳統(tǒng)的雙總線計算機的高級別方框圖。
圖2是一計時簡圖，它圖示了內(nèi)部1X時鐘信號和外部2X(CLK2)時鐘信號之間的關(guān)系。
圖3是本發(fā)明計算機系統(tǒng)的高級別方框圖。
圖4是圖3計算機系統(tǒng)重置電路部分的低級別的、更詳細的方框圖。
圖5是一計時圖，它圖示出圖4的重置電路在沒有出現(xiàn)相位差時的工作情況。
圖6是一計時圖，它圖示出圖4的重置電路在出現(xiàn)相位差時的工作情況。
圖7是一計時圖，它應(yīng)用一個時間壓縮的時間軸來表示圖4的重置電路的工作情況。
圖3是描繪本發(fā)明計算機系統(tǒng)(標(biāo)為計算機系統(tǒng)200)的高級別方框圖。計算機系統(tǒng)200與圖1中計算機系統(tǒng)10有共同的元件，某些修改的地方在圖3給出，供現(xiàn)在討論。圖1和圖3中同樣的元件用同樣的數(shù)字標(biāo)出。
在本發(fā)明的優(yōu)選實施例中，計算機系統(tǒng)200包括一i486微處理器，它被標(biāo)為微處理器205，這個微處理器具有標(biāo)為CPUCLK的1X時鐘輸入，以及標(biāo)為MPRRESET輸入的重置輸入，(見圖3)。微處理器205的內(nèi)部時鐘頻率定義為1X，發(fā)送給CPUCLK輸入端的時鐘信號頻率也是1X。如圖所示微處理器205是連在CPU局部總線105上的。CLK2時鐘信號生成電路185的CLK2輸出經(jīng)除2與相位修正電路210與微處理器205的CPUCLK時鐘輸入相連。CLK2生成電路185的CLK2輸出還經(jīng)時延電路212與相位檢查器215輸入的時基輸入或時鐘輸入(DCLK2，CLK2C)相連。以這種方式，在時延電路212的DCLK2輸出處發(fā)出的延遲CLK2時鐘信號，即DCLK2信號，可作為相位檢查器215的時基。時延電路212的DCLK2輸出還與重置邏輯電路190的時基輸入相連，從而把相同的延遲時間信息或時基信號CLK2送到相位檢查器215和重置邏輯電路190處。
相位檢查器電路215包括相位輸入215A和215B，以及在相位誤差信號PHERR產(chǎn)生之處的一個標(biāo)為PHERR的相位誤差輸出，它代表送到相位輸入215A和215B的信號(以后描述)之間的相位差。帶有相位修正的除2電路210的CPUCLK輸出經(jīng)時延電路217與相位檢查器215的相位輸入215A相連，它把在延遲電路217的輸出處產(chǎn)生的延遲CPUCLK信號(DCLK)送到相位輸入215A。
RESET邏輯電路190的RESET輸出與相位檢查器215的所余相位輸入215B相連，從而為其提供重置脈沖相位信息。用這種方式把DCLK和RESET信號送到相位輸入215A和215B，使得相位檢查器215有可能把延遲CPUCLK信號(DCLK)的相位與RESET信號的隱相位相比較。如果相位檢查器215探測到DCLK信號與RESET信號間有相位差;那么相位檢查器215在相位檢查器215的PHERR輸出處產(chǎn)生相位差信號PHERR。這個相位差表示在CPUCLK信號(用DCLK表示)與除法器195發(fā)出的CLK信號之間存在一種不良的相位關(guān)系。相位檢查器215的PHERR輸出與帶有相位修正的除2電路210的PHERR輸入相連并向其提供PHERR信號。PHERR信號還被送到一個重置再生成生成電路220的PHERR輸入端，這將在以后討論。
盡管相位檢查器215根據(jù)RESET信號檢查CPUCLK信號(用DCLK表示)的相位，但是根據(jù)在除法器195的輸出處生成的外部時鐘信號CLK來檢查CPUCLK信號(內(nèi)部微處理器時鐘)的相位非常有效。這是因為鑒于重置邏輯電路190符合前面與386微處理器兼容的計時習(xí)慣，重置邏輯電路190生成的RESET信號的下降沿包括有關(guān)CLK外部時鐘信號的時鐘信息。
如果相位檢查器215認為(例如在微處理器205接通電源時)延遲CPUCLK信號(DCLK)與RESET信號之間確有相位差，那么生成一個RHERR信號驅(qū)使帶相位修正的除2電路按RESET信號的相位調(diào)整延遲CPUCLK信號(DCLK)。用這種方式調(diào)整和修正CPUCLK信號的相位。但是，這種相位調(diào)整違反了i486微處理器的tia時鐘穩(wěn)定要求(以后將詳細討論)。當(dāng)這種違反要求的動作一旦發(fā)生，重置再生成電路220再生成或產(chǎn)生新的重置脈沖(NEW RESET)送到微處理器205的MPRESET輸入處以重置微處理器205。如圖3所示，RESET邏輯電路190的RESET輸出與重置再生成電路220的RESET輸入相連并為其提供重置信號。重置再生用電路220包括一個連到計時元件225輸入處的RCLK輸出，而這個計時元件225包括一個連回重置電路220的RCNT6輸出(以后再解釋)。相位檢查器215的RESET輸出連到重置再生成電路220的RESET輸入處以通知重置再生成電路220需要再生成重置信號。以這種方式，重置再生成電路220就知道了什么時候需要生成NEWRESET脈沖。注意，向微處理器205的RESET輸入處發(fā)送NEWRESET脈沖會導(dǎo)致微處理器205合乎需要地返回一個已知的狀態(tài)。
圖4是低層的更加詳細的方框圖，它圖示了以微處理器為基礎(chǔ)的計算機系統(tǒng)200的重置電路部分。把圖4與圖3比較，將會注意到某些信號、輸入和輸出已被更名或給出另外的名字，這將在以后解釋或在圖4所示中標(biāo)明。這樣做便于重置電路部分以可編程數(shù)組邏輯(PAL)形式實施，(以后再詳細解釋)(PAL是Monolithic Memorieo.Inc.公司的注冊商標(biāo))。在圖4各框內(nèi)部生成和使用的信號在括號中給出。
圖4中重置電路部分使用的信號除了下面討論的不同部分外與圖3中重置電路部分的信號相同，在CLK2時鐘信號生成器185的輸出處產(chǎn)生的CLK2信號也稱為CLK2ALSO。在延遲元件212的輸出處產(chǎn)生的DCLK2信號可標(biāo)為CLK2A，CLK2B和CLK2C。在帶相位修正的除2電路的輸出處產(chǎn)生的CPUCLK信號也稱為CLK和CLKK。由重置邏輯電路190生成的RESET信號在圖4的重置電路中更詳細地示出，它包括送至重置再生成邏輯電路220的CPURESET信號。還包括送至重置再生成邏輯電路220和相位檢查器215的CACHERESET信號。
如圖4所示，在帶相位修正的除2電路210的內(nèi)部生成相位差信號PHERR的延遲信號DPHERR，(由括號標(biāo)出)。在相位檢查器215的內(nèi)部生成一個CRESETSYNC信號并連接到計時元件225。CRESETSYNC是由重置邏輯電路190生成的CACHERESET信號的延遲和倒置信號。
在本發(fā)明的一個實施例中，計時元件225是德克薩斯儀器(Texas Iustrumewts Inc.)公司生產(chǎn)的74LS590計數(shù)器。這個計時元件可用來決定所需NEWRESET脈沖的脈沖寬度，它大約為1毫秒。
如圖4所示，一輸入信號BHOLD被送至重置再生成電路220。BHOLD可用作一個可存取的計時信號，它大約每隔15.6微秒脈沖一次因而用來生成計時元件225的時間脈沖。從BHOLD派生出并送至計時元件225的RCLK將在以后討論。
帶相位修正的除2電路210、延遲電路217和延遲電路212可按下列PAL輸入、輸出和邏輯方程很方便地組成一個第一PAL設(shè)備。在以后的邏輯方程中，符號有如下意義符號 定義/ 非＝ 登錄術(shù)語，等于＝ 組合術(shù)語，等于& 邏輯“和”(AND)＃ 邏輯“或”(OR)設(shè)定第一PAL設(shè)備具有如下輸入插頭輸入插頭 說明CLK2 - 50MHz TTL時鐘震蕩器CLKALSO - 50MHz TTL時鐘震蕩器PHERR - 相位差設(shè)定第一PAL設(shè)備具有如下輸出插頭輸出插頭 說明CLK2A - 50MHz緩沖的CLK2PCLK - 延遲的25MHz時鐘CLK -送至i486和PALS的25MHz時鐘
DPHERR - 相位差脈沖CLKX - 送至i486和PALS的25MHz時鐘CLK2C - 50MHz緩沖的CLK2CLK2B - 50MHz緩沖的CLK2以下邏輯方程描述了在第一PAL設(shè)備內(nèi)的邏輯實施CLK2A＝CLK2ALSOCLK2B＝CLK2ALSOCLK2C＝CLK2ALSO！CLK＝(CLK & PHERR)＃(CLK & ！ PHERR & ！DPHERR)！CLKX＝(CLK & PHERR)＃(CLK & ！PHERR & ！DPHERR)！DPHERR＝(！PHERR & CLK)＃(！DPHERR & ！CLK)DCLK＝CLK相位檢查器215和重置再生成邏輯電路220按下面PAL輸入、輸出和邏輯方程方便地組成第二PAL設(shè)備。相應(yīng)地，設(shè)定第二PAL設(shè)備具有以下輸入插頭輸入插頭 說明CLK2C - 50MHz TTL CLK2DCLK - 25MHz延遲CPU時鐘CACHERESET - 高速緩存器重置脈沖CPURESET - CPU重置脈沖HOLD - CPU占用請求
RCNT6 - 重置計數(shù)器位6設(shè)定第二PAL具有以下輸出插頭輸出插頭 說明NEWRESET - 新CPURESET包括定相RCLK - 重置計數(shù)器時鐘PHERR - 相位差脈沖CRESETSYNC - 延遲和倒置的CACHERESETRCNTSYNC - 輸入RCNT6的樣本以下邏輯方程描述了在第二PAL設(shè)備內(nèi)的邏輯實施！CRESETSYNC＝CACHRESETNEWRESET＝CPURESET＃！PHERR & ！ CACHERESET＃ NEWRESET & ！ RCNTSYNC &
CRESETSYNC& ！ PHERR！PHERR＝DCLK & ！CRESETSYNC & ！CACHERESET＃！PHERR &RCNTSYNC & ！CACHERESET＃！PHERR & ！DCLK！RCLK＝！DCLK & ！PHERR & CRESETSYNC & HOLD＃RCLK & ！DCLK & CACHERESET＃ ！RCLK & DCLKRNTSYNC＝RCNT6 & ！DCLK＃RCNTSYNC &DCLK圖5是1計時圖，它通過在一公共時間軸上描繪圖4重置電路的CLK2/CLK2ALSO，CACHERESET，RCNT6，CLK2C，CRESETSYNC，PHERR，DPHERR，CLK/CLKX/，CPUCLK，DCLK，NEWRESET，RCLK，CLK2A，BHOLD和CDNRESET信號來表示這個重置電路的工作。圖5描繪了無相位差發(fā)生的情形，它可以通過觀察一致的高PHERR信號看到。
圖6是一計時圖，它通過在一公共時間軸上描繪圖4中重置電路的CLK2/CLK2ALSO，CACHERESET，RCNT6，CLK2C，CRESETSYNC，PHERR，DPHERR，CLK/CLKX/，CPUCLK，DCLK，NEWRESET，PCLK，CLK2A，BHOLD和CPURESET信號來表示這個重置電路的工作。圖6描繪了有誤差發(fā)生的情形，它可以在300處的PHERR信號的下降沿觀察到。我們可以在305處延長的CLK脈沖處見到這個重置電路修正相位差。
圖7是一計時圖，它通過在一公共時間軸上的經(jīng)過時間軸壓縮得到的一段比圖5和圖6中計時圖還長的時間區(qū)間里描繪重置電路的CLK2/CLK2ALSO，CACHERESET，RCNT6，CLK2C，CRESETSYNC，PHERR，DPHERR，CLK/CLKX/，CPUCLK，DCLK，NEWRESET，RCLK，CLK2A，BHOLD和CPURESET信號來表示圖4的重置電路的工作。圖7的計時圖描繪了RCCK和BHOLD信號是如何工作來對計時元件225中的計數(shù)器進行時控。在圖7中，為了便于描繪，BHOLD按小于前述的15.6微秒的速度發(fā)脈沖，這里的RCLK只有兩次計數(shù)而實際上在本發(fā)明實施例中有2次計數(shù)。
以下是圖3和圖4中計算機系統(tǒng)200的重置電路工作的小結(jié)。當(dāng)計算機200最初接通電源時或者當(dāng)命令重置邏輯電路190生成重置脈沖時，重置邏輯電路190生成一個標(biāo)為RESET的初始重量脈沖。這個初始重置脈沖RESET被送至重置再生成電路220，它把這個初始RESET脈沖經(jīng)NEWRESET線傳給微處理器205，NEWRESET線以后用來向微處理器205傳輸NEWRESET脈沖。這樣，初始RESET脈沖致使微處理器205執(zhí)行內(nèi)部微處理器重置操作。初始RESET脈沖還被提供給相位檢查器215，它以在下面對相位檢查器215的討論中所描述的方式使用這個RESET脈沖。
重置電路所提供的邏輯電路在除法器/相位修正器210處對CLK2生成器具有2X時鐘頻率的CLK2時鐘信號進行除2操作，在微處理器205的CPUCLK輸入處為其提供一個具有1X時鐘頻率的合適時鐘信號。然后由相位檢查器215確定在CPUCLK信號與由重置邏輯電路190生成的重置信號之間有沒有出現(xiàn)相位差。(RESET信號帶有CLK 1X外部時鐘信號的相位信息)。在微處理器接通電源時，這種相位差非常典型。如果探測到這種相位差，則由除法器/相位修正器210修正CPUCLK信號的相位。但是，對CPUCLK信號的相位做這樣修正和位移違反了Intel對i486時鐘穩(wěn)定性的計時要求(t1a要求相鄰CPUCLK時鐘脈沖間的最大變化為0.1%)。
如果CPUCLK相位需要修正和平移，那么重置再生成電路220生成一個被送至微處理器205MPRESET輸入處的新的重置脈沖NEWRESET，使得微處理器205重置為一個已知狀態(tài)。換句話說，如果由于探測到相位差需要平移CPUCLK相位，微處理器205的MPRESET輸入被重新驅(qū)動為運行狀態(tài)并在整個重置區(qū)間(大約1毫秒)保持這個狀態(tài)，因而在微處理器205的內(nèi)部清除了任何由于CPUCLK相位差引起的錯誤。
現(xiàn)在討論圖3和圖4重置電路的另一些操作細節(jié)，同時概述一下圖4重置電路所用的各種信號或數(shù)據(jù)項。圖4中的輸出項CPUCLKA，CPUCLKB和CPUCLKC是來自CLK2生成器185的CLK2時鐘信號的延遲信號。這些項被用來補償來自除法器/相位修正器210的時間延遲。用來生成這些項的時間延遲元件212確保系統(tǒng)電路其余部分中計時要求的失真度最小。
圖4中CLK和CLKX是用于微處理器205時鐘的除2或1X CPUCLK信號的翻版。DCLK是CPUCLK的延遲信號，這種向相位檢查器215輸入的DCLK信號已經(jīng)闡述過了。DPHERR是一個用于除法器/相位修正器210內(nèi)部的邏輯項，用以設(shè)置CPUCLK，CLK和CLKX的正確相位。注意，如果在CPUCLK信號(由DCLK表示)與被送至相位檢查器215的RESET(CACHERESET)信號之間探測到一個相位差，輸出PHERR將開始工作(低)。正如上面所討論的，相位差信號PHERR被用于重置再生成電路220以激活NEWRESET信號(高)，并送至微處理器205的MPRESET輸入端，這樣微處理器205返回一個已知狀態(tài)。
如圖3所示，中央判斷指針包括一個總線保持請求輸出BHOLD。當(dāng)探測到前述相位差時，輸出RCLK將隨著BHOLD信號的狀態(tài)(倒置)發(fā)出低脈沖(這取決于BHOLD信號的計時)。圖4中送至重置再生成邏輯電路220的BHOLD信號被用作一個計時器信號。在本發(fā)明的這個具體實施例中，CPUCLK的頻率為25MHz，BHOLD信號每大約15.6微秒發(fā)出一次脈沖。這些BHOLD脈沖觸發(fā)重置再生成邏輯電路220的RCLK輸出。反過來，這個動作使得計時元件225中的74LS590計數(shù)器每大約15.6微秒增加1次。在與RCNT6相連的27計數(shù)器位開通(goes active)之前，計數(shù)器需加27次，所需時間大約為1毫秒。當(dāng)這個計時器位RCNT6開通時，它被用來激活NEWRESET信號，這個信號的生成已在前面闡述。用這種方式，可以控制和設(shè)定NEWRESET脈沖的持續(xù)時間。在NEWRESET開通后，微處理器205和計算機系統(tǒng)200的其余部分就被同步化，計算機系統(tǒng)200可以開始運行。
CRESETSYNC和RCNTSYNC項內(nèi)部用于圖3和圖4重置電路的PAL邏輯實施中。另外，CRESETSYNC項還在外部用來為74LS590計數(shù)器清零。
計算機系統(tǒng)的重置電路裝置已經(jīng)在上面闡述了。令人欣慰的是，它同時也公開了一種重置微處理器的方法。這種方法用于含微處理器的計算機系統(tǒng)中，其中，這種微處理器具有一個重置輸入，還具有一個接收時鐘信號的時鐘輸入。應(yīng)用這種方法的計算機系統(tǒng)能夠生成微處理器重置信號。更具體地，我們公開了一種重置這種系統(tǒng)內(nèi)的微處理器的方法，它包括探測所述時鐘信號與重置信號的相位差這一步驟。這種方法還包括在探測到相位差后調(diào)整時鐘信號相位使得相位差實質(zhì)上最小這一步驟。這種方法還包括在時鐘信號的相位被調(diào)整的情況下為微處理器重置輸入提供新的重置信號這一步驟。
以上描述了一種重置以微處理器為基礎(chǔ)的計算機系統(tǒng)的重置輸入的裝置和方法。所公開的裝置和方法提供一種重置電路。在本發(fā)明的一個實施例中，這種重量電路使得i486微處理器可以在原使用386微處理器的計算機中運行。這個裝置和方法所提供的重置電路在386微處理器計算機升級采用i486微處理器時，其電路只需作微小改變。在本發(fā)明的一個實施例中，這種裝置和方法合乎需要地克服了重置計時困難，這是計算機系統(tǒng)在企圖把386微處理器換為i486微處理器時碰到的困難。
在說明過程中，我們只給出了本發(fā)明的某些優(yōu)選特性，此技術(shù)的同行可以對其進行多種修改和改變。因此可以理解，本權(quán)利要求書打算覆蓋所有符合本發(fā)明精神的修改和改變。
權(quán)利要求
1.在包含微處理器的計算機系統(tǒng)中，所述微處理器具有一個重置輸入，還具有一個接收時鐘信號的時鐘輸入，所述系統(tǒng)能夠生成微處理器的重置信號，微處理器重置電路的特征為探測所述時間信號與所述重置信號之間的相位差的相位差探測裝置；連到所述相位差探測裝置的相位差修正裝置，用以在探測到相位差時調(diào)整所述時鐘信號的相位使所述相位差實質(zhì)性地減??；和重置信號再生成裝置，無論何時調(diào)整所述時鐘信號的相位，這個裝置都向所述微處理器的重置輸入發(fā)送一個新的重置信號。
2.在包括微處理器的計算機系統(tǒng)中，所述微處理器具有一個重置輸入，還具有一個接收時鐘信號的時鐘輸入，微處理器重置電路的特征為重置信號生成裝置，用來生成初始重置信號;相位差探測裝置，用來探測所述時鐘信號與所述初始重置信號之間的相位差;相位差修正裝置，它與所述相位差探測裝置相連，在探測到相位差時，用來調(diào)整所述時鐘信號的相位使得所述相位差實質(zhì)性地減小;及重置信號再生成裝置，它與所述微處理器的時鐘輸入相連。無論何時調(diào)整所述時鐘信號的相位，都向所述微處理器的重置輸入提供一個新的重置信號。
3.在包括微處理器的計算機系統(tǒng)中，所述微處理器具有一個重置輸入，還具有一個響應(yīng)1X時鐘信號的時鐘輸入，所述系統(tǒng)能夠生成微處理器重置信號，所述系統(tǒng)還能夠生成2X時鐘信號，一個微處理器重置電路的特征為除法裝置，它在所述微處理器的外部把所述2X時鐘信號除2以產(chǎn)生所述1X時鐘信號;把所述1X時鐘信號送至所述微處理器時鐘輸入處的裝置;相位差探測裝置，它響應(yīng)所述1X時鐘信號，用來探測所述1X時鐘信號和所述2X時鐘信號之間的相位差;相位差修正裝置，它與所述相位差探測裝置相連，在探測到相位差時調(diào)整所述1X時鐘信號的相位使得所述相位差實質(zhì)性地減小;和再生成裝置，它響應(yīng)所述相位修正裝置。無論何時調(diào)整所述1X時鐘信號，它都向所述微處理器的重置輸入提供新的重置信號。
4.計算機系統(tǒng)包括;微處理器，它包括一個重置輸入，還具有響應(yīng)一個1X時鐘信號的時鐘輸入;存貯器裝置，它與所述微處理器相連，用來存貯其上的信息;及連接所述微處理器和所述存貯器裝置的總線;其特征為重置信號生成裝置，用來生成初始重置信號;時鐘信號生成裝置，用來生成2X時鐘信號;除法裝置，用來在所述微處理器的外部把所述2X時鐘信號除2以產(chǎn)生所述1X時鐘信號;把所述1X時鐘信號送到所述微處理器時鐘輸入端的裝置;相位差探測裝置，它響應(yīng)所述1X時鐘信號，用來探測所述1X時鐘信號與所述重置信號之間的相位差;相位差修正裝置，它與所述相位差探測裝置相連，在探測到相位差時調(diào)整所述1X時鐘信號的相位使得所述相位差實質(zhì)性地減到最小;和再生成裝置，它響應(yīng)所述相位差修正裝置，無論何時調(diào)整所述1X時鐘信號的相位，它都向所述微處理器的重置輸入提供新的重置信號。
5.在包括微處理器的計算機系統(tǒng)里，所述微處理器具有一個重置輸入，還具有一個接收時鐘信號的時鐘輸入，所述系統(tǒng)能夠生成微處理器重置信號，所述微處理器的重置方法其特征為以下步驟探測所述時鐘信號與所述重置信號之間的相位差;如果探測到相位差，調(diào)整所述時鐘信號的相位使得所述相位差實質(zhì)性地減小;和無論何時調(diào)整所述時鐘信號的相位，都向所述微處理器的所述重置輸入提供一個新的重置信號。
6.在包括微處理器的計算機系統(tǒng)中，所述微處理器具有一個重置輸入，還具有一個響應(yīng)1X時鐘信號的時鐘輸入，所述系統(tǒng)能夠生成微處理器的重置信號，所述微處理器的重置方法其特征為以下步驟生成一個2X時鐘信號;在所述微處理器外部把所述2X時鐘信號除以2，以產(chǎn)生所述1X時鐘信號;向所述微處理器的時鐘輸入發(fā)送所述1X時鐘信號;探測所述1X時鐘信號與所述重置信號之間的相位差;如果探測到一個相位差，調(diào)整所述1X時鐘信號的相位使得所述相位差實質(zhì)性地減小;和無論何時調(diào)整所述1X時鐘信號的相位，都向所述微處理器的重置輸入提供一個新的重置信號。
全文摘要
提供了一種以微處理器為基礎(chǔ)的計算機系統(tǒng)，它所包括的重置電路具有檢測初始重置信號與發(fā)往微處理器時鐘輸入的時鐘信號之間是否有相位差的相位差探測器。這個重置電路還包括在探測到相位差時用來調(diào)整時鐘信號相位的相位差修正器使得此相位差實質(zhì)性地減小，重置電路包括一個重置信號再生成器，用來在調(diào)整時鐘信號的相位時向微處理器的重置輸入發(fā)送一個新的重置信號。
文檔編號G06F1/04GK1048270SQ9010396
公開日1991年1月2日 申請日期1990年5月30日 優(yōu)先權(quán)日1989年6月19日
發(fā)明者羅爾弗·M·伯崗 申請人:國際商業(yè)機器公司