專利名稱：計算機(jī)系統(tǒng)的超高速緩沖存貯器控制裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于計算機(jī)系統(tǒng)的超高速緩沖存貯器子系統(tǒng)。特定而言，本發(fā)明是關(guān)于計算機(jī)系統(tǒng)的超高速緩沖存貯器子系統(tǒng)的快取數(shù)據(jù)與變動位元的主、次超高速緩沖存貯器包容性裝置。更特定而言，本發(fā)明是關(guān)于計算機(jī)系統(tǒng)的可符合于數(shù)據(jù)與變動位元的包容原則的超高速緩沖存貯器子系統(tǒng)。
發(fā)明的技術(shù)背景隨著微處理器(microprocessor)技術(shù)的快速進(jìn)步，以微處理器為基礎(chǔ)的計算機(jī)系統(tǒng)，也隨之擁有同樣快速進(jìn)步的各式各樣的應(yīng)用功能。另一方面，微處理器雖然功能快速地進(jìn)步，其價格不但沒有隨功能的進(jìn)步而等比地升高，反而是顯現(xiàn)了逐步減低的價格/功能比。典型的一個例子是由美國的蘋果計算機(jī)公司(Apple Computers，Inc)，萬國商業(yè)機(jī)器公司(International Business MachinesCorporation)與摩托羅拉半導(dǎo)體公司(Motorola Semicoductor)所共同推出的“威力計算機(jī)”微處理器(“PowerPC”processor)，在功能上與英代爾公司(Intel Corpration)的“奔騰”微處理器(“Pentium”processor)約屬同一等級，但價格則便宜了約略一半。
作為多數(shù)計算機(jī)系統(tǒng)的中央處理單元(CPU，central process-ing unit)的微處理器，基于此種功能進(jìn)步而價格下滑的趨勢，已在計算機(jī)系統(tǒng)的設(shè)計與使用上帶來一些顯著而重要的改變。其中一種明顯的趨勢是，雖然微處理器的功能越來越強(qiáng)大，但對某些諸如工程計算等的用途而言，其計算的能力仍屬不盡理想。不過，由于前述的價格便宜的因素，一種增加計算機(jī)系統(tǒng)的運算能力的辦法即是增加計算機(jī)系統(tǒng)中微處理器的數(shù)量，即所謂的多重處理器計算機(jī)系統(tǒng)(multiprocessor computer system)。
在另一方面，現(xiàn)今微處理器的技術(shù)，雖然在合理價格的范圍之內(nèi)的確是進(jìn)步神速，計算機(jī)系統(tǒng)之中與微處理器具有同等重要性的另一種關(guān)鍵性元件，即半導(dǎo)體存貯器體，其情況并非如此。目前在合理價格的范圍內(nèi)適用的半導(dǎo)體存貯器基本上有兩種，即動態(tài)隨機(jī)存取存貯器(DRAM，dynamic random access memory)與靜態(tài)隨機(jī)存取存儲器(SRAM，static random access memory)。DRAM具有相當(dāng)大的單位存貯容量，但其存取速度，與現(xiàn)今的高性能微處理器比較起來，卻顯得令人無法忍受的慢。典型的高性能微處理器若要將DRAM作為作業(yè)用存貯體，便可能僅發(fā)揮不超過其功能的百分之二十，其余的時間皆須等待慢速的DRAM的響應(yīng)。在另一方面，SRAM雖然具有較高的存取速度，但仍無法完全與現(xiàn)今最快的微處理器相匹配，而且其單位存貯容量與DRAM比較起來也小了很多。
由于前述存貯體技術(shù)現(xiàn)況的關(guān)系，現(xiàn)今的高性能微處理器皆采用了所謂超高速緩沖存貯器(cache memory)的設(shè)計結(jié)構(gòu)，直接地將小量但速度快得足以與微處理器本身完全匹配的超高速緩沖存貯器，稱為主超高速緩沖存貯器(primary cache)，制作于微處理器內(nèi)部。不但如此，良好的計算機(jī)系統(tǒng)設(shè)計也將超高速緩沖存貯器的結(jié)構(gòu)設(shè)置于微處理器與計算機(jī)系統(tǒng)的較慢但便宜而大量的DRAM主存貯器之間，稱為次級超高速緩沖存貯器(secondary cache)，以便將計算機(jī)系統(tǒng)的整體存貯存取速度提高至最快可能速度(約在主超高速緩沖存貯器速度的七至九成，視超高速緩沖存貯器的設(shè)計結(jié)構(gòu)與容量而定)。
對于采用現(xiàn)代高性能微處理器作為CPU多重處理器計算機(jī)系統(tǒng)而言，其所應(yīng)用的每一個微處理器本身即可以擁有其內(nèi)部的主超高速緩中存貯器，所以，為了節(jié)省成本，這個多重微處理器系統(tǒng)常只使用一組次級超高速緩沖存貯器子系統(tǒng)。
在應(yīng)用了主、次兩級超高速緩沖存貯器的計算機(jī)系統(tǒng)之中，其硬件結(jié)構(gòu)設(shè)計上極為重要的一個要點，是必須能夠維持由微處理器內(nèi)部的高速存貯所構(gòu)成的主超高速緩沖存貯器，由SRAM所構(gòu)成的次級超高速緩沖存貯器，以及由DRAM所構(gòu)成的系統(tǒng)主存貯器之間的數(shù)據(jù)一致性，稱為超高速緩沖存貯器一致性，或超高速緩沖存貯器相容性(cache coherency，或cache consistency)。為了要維持超高速緩沖存貯器的一致性，具有多重處理器的計算機(jī)系統(tǒng)中的每一個微處理器都需要能夠在必要的時機(jī)進(jìn)行一些較為繁復(fù)費時的超高速緩沖存貯器一致性檢查的動作。
以采用了Intel的Pentium微處理器為主處理器的多重處理器計算機(jī)系統(tǒng)為例，一旦有總線上的主處理器(bus master)占用了系統(tǒng)的資源之后，便必須立即檢查分析在該總線主處理器所存取的存貯位址是否也存在于系統(tǒng)的主Pentium處理器之中，若有的話，該數(shù)據(jù)的狀態(tài)如何，在該總線主處理器使用過該存貯位址之后的該數(shù)據(jù)的狀態(tài)又應(yīng)如何，等等。這種計算機(jī)系統(tǒng)對其超高速緩沖存貯器一致性的處理可以依照所謂的MESI協(xié)定(MESI protocol，Modified/Exclusive/Sbared/Invalid protocol)，利用微處理器的詢問周期(inquire cycle，或snoop cycle)來處理。由于此種微處理器所進(jìn)行的詢問周期需花費相當(dāng)多的CPU時間，并且會占用計算機(jī)系統(tǒng)中的總線時間，因此計算機(jī)系統(tǒng)如何設(shè)計，以便將進(jìn)行此種詢問動作的機(jī)會減至最低，已經(jīng)成為設(shè)計高性能計算機(jī)系統(tǒng)的一個重要主題。
因此，本發(fā)明的目的是在于提供一種主超高速緩沖存貯器控制裝置，可以減少系統(tǒng)進(jìn)行超高速緩沖存貯器詢問動作的次數(shù)，以便增加系統(tǒng)的整體效率。
本發(fā)明進(jìn)一步目的是在于提供一種主超高速緩沖器控制裝置，可以同時滿足快取數(shù)據(jù)與變動位元包容的原則，以便增加系統(tǒng)的整體效率。
本發(fā)明超高速緩沖存貯器控制裝置的構(gòu)成為包括具有內(nèi)部超高速緩沖存貯器的一主處理器，系統(tǒng)主存貯器，以及一個設(shè)置于該主處理器與該系統(tǒng)主存貯器之間的次級超高速緩沖存貯器，該超高速緩沖存貯器控制裝置包括有控制邏輯單元，可在該主處理器讀取存貯位址，并進(jìn)入讀取未命中的狀態(tài)時，指令主處理器進(jìn)行詢問周期，并控制主處理器的控制信號而將當(dāng)時該主超高速緩沖存貯器位置中的數(shù)據(jù)狀態(tài)改標(biāo)示為無效的數(shù)據(jù)，以使快取數(shù)據(jù)被包容于次級超高速緩沖存貯器的范圍之中，并在主處理器進(jìn)行數(shù)據(jù)線充填時，指令主處理器立即進(jìn)行當(dāng)時數(shù)據(jù)的寫入動作，造成次級超高速緩沖存貯器達(dá)到寫入命中的結(jié)果，以使得變動位元得以包含于次級超高速緩沖存貯器的范圍之中。
本發(fā)明的其它目的與特點在本說明書中將結(jié)合附圖在后面予以詳細(xì)說明。
附圖簡要說明

圖1為一示意圖，顯示常用技術(shù)中所采用的兩個層級的超高速緩沖存貯器的互相包容的情形；圖2為一示意圖，顯示本發(fā)明所采用的超高速緩沖存貯包容原則；與圖3為一邏輯線路方塊圖，顯示本發(fā)明一主超高速緩沖存貯器控制裝置。
較佳實施例的說明參考圖1，其中顯示常用技術(shù)中所采用的兩個層級的超高速緩沖存貯器互相包容的情形。如前所述，以高性能的微處理器為CPU的計算機(jī)系統(tǒng)典型會具有兩層級的超高速緩沖存貯器子系統(tǒng)，亦即，屬于CPU內(nèi)部的第一層級主超高速緩沖存貯器，以及屬于計算機(jī)系統(tǒng)中各個總線主處理器所共用的第二層級的次級超高速緩沖存貯器。通常第一層級主超高速緩沖存貯器11的速度較快，但容量較小，而第二層級的次級超高速緩沖存貯器13則速度稍慢，但容量可以適當(dāng)?shù)丶哟蟆?br> 以常用技術(shù)中，利用英代爾486微處理器為CPU的計算機(jī)系統(tǒng)為例，其8K字節(jié)的主超高速緩沖存貯器11所暫存的超高速緩沖存貯內(nèi)容可能會局部地與其容量為64K、128K或256K字節(jié)的次級超高速緩沖存貯器13所暫存的快速存貯內(nèi)容互相重疊。以CPU的存貯讀取動作為例，當(dāng)CPU所要讀取的數(shù)據(jù)存在于圖1中以16所示的主超高速緩沖存貯范圍之中時，系統(tǒng)即可以利用最快的速度取得數(shù)據(jù)。當(dāng)CPU所需讀取的數(shù)據(jù)存在于圖1中以17所標(biāo)示的，存在于次級超高速緩沖存貯器中，但在主超高速緩沖存貯范圍之外時，CPU仍可以利用次快的速度，由利用SRAM所組成的次級超高速緩沖存貯器中取得數(shù)據(jù)。當(dāng)CPU所須讀取的數(shù)據(jù)落在兩個層級的超高速緩沖存貯器11與13之外，亦即以19所標(biāo)示的范圍之中，屬于慢速的DRAM主存貯器時，CPU則需以最慢的速度來取得數(shù)據(jù)。
當(dāng)CPU進(jìn)行數(shù)據(jù)的存貯寫入動作時，整個的情況與前述讀取數(shù)據(jù)的情形類似，不過要增加考慮當(dāng)數(shù)據(jù)所寫入的位置在18區(qū)域之外時，系統(tǒng)所須需進(jìn)行的數(shù)據(jù)寫回次級超高速緩沖存貯器與主存貯器的動作。
因此，如上面所敘述的，CPU所要讀取或?qū)懭氲臄?shù)據(jù)，最理想的情況是應(yīng)要落于第一層級的主超高速緩沖存貯器11與第二層級的次級超高速緩沖存貯器13的重疊部份18之中。不過，由于計算機(jī)系統(tǒng)所執(zhí)行程序的特性的關(guān)系，這種常用技術(shù)超高速緩沖存貯器子系統(tǒng)的設(shè)計無法控制兩超高速緩沖存貯器重疊區(qū)的大小。換句話說，基于所執(zhí)行軟件程序的不同，重疊部份18可大可小，在較佳的情況之下也可能發(fā)現(xiàn)區(qū)域18完全地包容于次級超高速緩沖存貯器17之中。
因此，本發(fā)明所采用的超高速緩沖存貯數(shù)據(jù)包容的原則，如圖2所顯示的，是利用超高速緩沖存貯器控制邏輯單元將系統(tǒng)第一層級的主超高速緩沖存貯器11完全地包容于系統(tǒng)第二層級的次級超高速緩沖存貯器13之中。此一原則在采用了多重處理器的計算機(jī)系統(tǒng)之中更能發(fā)揮較大的系統(tǒng)效率。這是由于，如同前面所敘述的，當(dāng)總線上的主處理器要接管使用系統(tǒng)的存貯資源時，為了保持超高速緩沖存貯器的相容性，必須進(jìn)行耗費時間的CPU詢問周期的緣故。
以利用Pentium微處理器為CPU的多重處理器計算機(jī)系統(tǒng)為例，如圖3的邏輯線路方塊圖所顯示本發(fā)明一主超高速緩沖存貯器控制裝置30，它連接Pentium CPU40并監(jiān)看其狀態(tài)信號41，并在CPU40進(jìn)行詢問周期時，控制CPU40的一個控制信號輸入接腳(以Penti-um微處理器為例是為INV同步信號輸入接腳)42，以便將CPU40的當(dāng)時超高速緩沖存貯位置中的數(shù)據(jù)狀態(tài)改標(biāo)示為無效的數(shù)據(jù)。
另一方面，本發(fā)明的主超高速緩沖存貯器控制裝置30在CPU40進(jìn)行數(shù)據(jù)線充填(line fill)時，也控制CPU40的數(shù)據(jù)回寫模式控制信號輸入接腳(以Pentium微處理器為例是為WB/WT#信號輸入接腳)43，以便使多重處理器計算機(jī)系統(tǒng)第一層級主超高速緩沖存貯器與第二層級的次級超高速緩沖存貯器成為符合于圖2中所顯示的第二層級包容第一層級的情況。
當(dāng)計算機(jī)系統(tǒng)的CPU在將運算所得的數(shù)據(jù)回寫入系統(tǒng)的存貯位址中時，會牽涉到超高速緩沖存貯器子系統(tǒng)的數(shù)據(jù)回寫模式的問題。為了提高系統(tǒng)回寫數(shù)據(jù)至存貯位址中的效率，相較于邏輯硬件結(jié)構(gòu)與執(zhí)行程序皆較為簡單的，稱為寫入通過存貯寫入模式(write-thr-ough scheme)，一種稱為寫回的存貯寫入模式(write-back scheme)會比寫入通過方式多需要一個變動位元(dirty bit，或altered bit)此變動位元，如圖2中的12與14所標(biāo)示的，與超高速緩沖存貯器數(shù)據(jù)的所有數(shù)據(jù)位元一樣，皆應(yīng)符合本發(fā)明的超高速緩沖存貯器數(shù)據(jù)包容原則，以便提高包含有多重處理器的計算機(jī)系統(tǒng)的整體存貯存取效率與速度。
當(dāng)CPU40讀取存貯位址，并進(jìn)入讀取未命中(read miss)的狀態(tài)時，如圖3中所顯示的，主超高速緩沖存貯器控制裝置30便令CPU40進(jìn)行詢問周期，并控制CPU40的控制信號(INV同步信號輸入接腳)42，以便將CPU40的當(dāng)時超高速緩沖存貯器位置中的數(shù)據(jù)狀態(tài)改標(biāo)示為無效的數(shù)據(jù)。在此之后，當(dāng)CPU40進(jìn)行數(shù)據(jù)線充填(line fill)時，主超高速緩沖存貯器控制裝置30即控制CPU40的數(shù)據(jù)回寫模式控制信號(WB/WT#)信號輸入接腳)43，將此信號輸入設(shè)定為寫入通過(write through)的狀態(tài)，即使CPU40對該數(shù)據(jù)做寫命中的動作時，因該數(shù)據(jù)線(line)已被設(shè)定為寫入通過(Write Through)，必然會寫出，以使得變動位元(dirty bit)亦得以包容于次級超高速緩沖存貯的范圍之中。
當(dāng)超高速緩沖存貯數(shù)據(jù)的數(shù)據(jù)位元與變動位元皆出現(xiàn)如圖2所顯示的，第一層級的主超高速緩沖存貯器范圍完全被包容于第二層級的次級超高速緩沖存貯器范圍中的情況時，便可以使整個多重處理器計算機(jī)系統(tǒng)的詢問周期增加的機(jī)會降低，以達(dá)到提高整體系統(tǒng)效率的目的。
權(quán)利要求
1.一種計算機(jī)系統(tǒng)超高速緩沖存貯器控制裝置，該裝置裝設(shè)在包括具有內(nèi)部超高速緩沖存貯器的主處理器，系統(tǒng)主存貯器，以及一設(shè)置于該主處理器與該系統(tǒng)主存貯器之間的次級超高速緩沖存貯器的計算機(jī)系統(tǒng)中；該超高速緩沖存貯器控制裝置包括有控制邏輯單元，可在該主處理器讀取存貯位址，并進(jìn)入讀取未命中的狀態(tài)時，指令主處理器進(jìn)行訪問周期，并控制主處理器的控制信號而將當(dāng)時該主超高速緩沖存貯器位置中的數(shù)據(jù)狀態(tài)改標(biāo)示為無效的數(shù)據(jù)，以使超高速緩沖存取數(shù)據(jù)被包容于次級超高速緩沖存貯器的范圍之中，并在主處理器進(jìn)行數(shù)據(jù)線充填時，指令主處理器立即進(jìn)行當(dāng)時數(shù)據(jù)的寫入動作，造成次級超高速緩沖存貯器達(dá)到寫入命中的結(jié)果，以使得變動位得以包含于次級超高速緩沖存貯器的范圍之中。
2.如權(quán)利要求1所述的計算機(jī)系統(tǒng)超高速緩沖存貯器控制裝置，其中所述計算機(jī)系統(tǒng)更包括有設(shè)置在該系統(tǒng)總線上的多數(shù)個總線主處理器。
3.如權(quán)利要求2所述的計算機(jī)系統(tǒng)超高速緩沖存貯器控制裝置，其中該計算機(jī)系統(tǒng)更包括有多于一組的次級超高速緩沖存貯器子系統(tǒng)。
4.如權(quán)利要求2所述的計算機(jī)系統(tǒng)超高速緩沖存貯器控制裝置，其中該總線主處理器包含有內(nèi)部超高速緩沖存貯器。
5.如權(quán)利要求2所述的計算機(jī)系統(tǒng)超高速緩沖存貯器控制裝置，其中該總線主處理器不包含內(nèi)部超高速緩沖存貯器。
全文摘要
計算機(jī)的超高速緩沖存貯器控制裝置，該計算機(jī)系統(tǒng)包括具有內(nèi)部超高速緩沖存貯器的主處理器、主存貯器和次級超高速緩沖存貯器。該裝置包括控制邏輯單元，可在主處理器讀取存貯位址并進(jìn)入讀取未命中狀態(tài)時指令主處理器進(jìn)行詢問周期，并將當(dāng)時該內(nèi)部超高速緩沖存貯器位置中的數(shù)據(jù)狀態(tài)改標(biāo)為無效數(shù)據(jù)，以使快取數(shù)據(jù)包容于次級超高速緩沖存貯范圍中。該裝置并可在主處理器進(jìn)行數(shù)據(jù)線充填時，使變動位元包容于次級超高速緩沖存貯的范圍中。
文檔編號G06F12/00GK1115892SQ9410799
公開日1996年1月31日 申請日期1994年7月26日 優(yōu)先權(quán)日1994年7月26日
發(fā)明者唐燦弼, 劉秉章 申請人:聯(lián)華電子股份有限公司