專利名稱：外部件互聯(lián)為基礎(chǔ)的計算機(jī)系統(tǒng)的直接存儲器存取邏輯支持的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般是關(guān)于發(fā)生在計算機(jī)系統(tǒng)的存儲器操作，更具體而言，本發(fā)明是關(guān)于對通過總線橋接而互聯(lián)的大量總線的計算機(jī)系統(tǒng)中的直接存儲器存取(DMA)的邏輯支持。
典型的計算機(jī)系統(tǒng)包括多個總線，系統(tǒng)中的每一個總線都有多個裝置聯(lián)在其上面，并且他們通過總線相互局部地進(jìn)行通訊。通過不同的總線進(jìn)行整個系統(tǒng)內(nèi)的通訊是必要的，然而，這就要求聯(lián)在一個總線上的裝置能對聯(lián)在另一個總線上的裝置進(jìn)行讀出或?qū)懭胄畔⒒蛘叻粗?。為個允許聯(lián)在不同總線的裝置之間進(jìn)行整個系統(tǒng)內(nèi)有通訊，提供了總線與總線之間的橋接(接口)以匹配一總線協(xié)議書另一總線協(xié)議書的通訊。
已知的總線對總線的橋接包括了下述轉(zhuǎn)讓給IBM公司的已經(jīng)公開了的并且正在進(jìn)行審查的專利申請申請?zhí)枮?7/815992、標(biāo)題為“具有雙總線結(jié)構(gòu)的計算機(jī)系統(tǒng)的總線控制邏輯”;申請?zhí)柺?7/816184、標(biāo)題為“奇偶錯誤檢測和恢復(fù)”;申請?zhí)柺?7/816204、標(biāo)題為“高速緩沖存儲器檢測和數(shù)據(jù)無效技術(shù)”;申請?zhí)柺?7/816203、標(biāo)題為“具有雙總結(jié)構(gòu)的計算機(jī)系統(tǒng)的總線接口邏輯”;申請?zhí)枮?7/816691、標(biāo)題為“總線接口單元的雙向數(shù)據(jù)存儲機(jī)構(gòu)”;申請?zhí)柺?7/816693、標(biāo)題為“控制總線操作速度的總線接口”;申請?zhí)柺?7/816116、標(biāo)題為“具有雙總線結(jié)構(gòu)的計算機(jī)系統(tǒng)的判優(yōu)控制邏輯”;申請?zhí)柺?7/816698、標(biāo)題為“在總線對總線接口中決定地址位置的方法和裝置”，以上申請在1992年2月2日遞交的，這些申請描述了允許聯(lián)在系統(tǒng)中不同總線上的裝置進(jìn)行整個系統(tǒng)內(nèi)的通訊的機(jī)構(gòu)。
在多總線計算機(jī)系統(tǒng)中的每一個總線對總線的橋接是用來聯(lián)接系統(tǒng)中的兩個總線，可以使用各種類型的總線以構(gòu)成給定的計算機(jī)系統(tǒng)。作為例子，標(biāo)準(zhǔn)的I/O總線可以包括ISA或微通道(“MC-A”)總線，這些總線經(jīng)常用來把現(xiàn)存的外部設(shè)備I/O裝置聯(lián)到以集中的、高性能的總線為核心構(gòu)筑的系統(tǒng)。
一個已經(jīng)廣泛接受的這類高性能總線之一是PCI(外部部件相互聯(lián)接)總線，該總線能在相對短的時間間隔內(nèi)進(jìn)行極快的數(shù)據(jù)傳輸(有至每秒轉(zhuǎn)輸120兆字節(jié)數(shù)據(jù))，PCI總線能實(shí)現(xiàn)如此高的性能，部分原因是因為它能直接接到其它的高速總線上，例如能聯(lián)到聯(lián)接CPU的系統(tǒng)總線上，這就提供了接在PCI總線的裝置和接到系統(tǒng)總線的裝置之間的快速數(shù)據(jù)傳輸。事實(shí)上，在一些高集成裝置的操作中，例如某圖形數(shù)據(jù)包控制器，就要求使用高性能總線例如PCI總線直接聯(lián)接到系統(tǒng)總線上，此外，PCI總線結(jié)構(gòu)并不需要任何“粘接邏輯”去操作聯(lián)接到它上面的外部設(shè)備，其它總線的粘接邏輯典型地是由各種各樣的硬件成份組成，例如解碼器，緩沖器或鎖存器等，它們安裝在外部設(shè)備和總線之間。
主PCI總線是在33MHz的同步時鐘信號下操作，通過PCI總線傳送的數(shù)據(jù)串是32比特長的。在PCI總線上的32比特的數(shù)據(jù)串被稱為雙字(DWORO)，它可以分為4個字節(jié)，每個字節(jié)包括一個8比特的數(shù)據(jù)，由PCI總線運(yùn)載的地址和數(shù)據(jù)信息被多路轉(zhuǎn)接成為一個信號。多路轉(zhuǎn)接取消了要求分開地址線和數(shù)據(jù)線的要求，和其它總線結(jié)構(gòu)相反，也減少了PCI總線環(huán)境所要的信號的數(shù)量。PCI總線結(jié)構(gòu)所需的信號的數(shù)量是在45-47之間，而非多路轉(zhuǎn)接總線典型地需要該數(shù)字的兩倍，因此，由于信號的數(shù)量減少了，需要支持接到PCI總線的裝置的聯(lián)接線引線的數(shù)量也減少了相應(yīng)的數(shù)量。因此，PCI結(jié)構(gòu)特別適用于高集成的臺式計算機(jī)系統(tǒng)。
1993年4月30發(fā)表的“外部部件相互聯(lián)接(PCI)版本2.0說明書”;1992年11月1發(fā)表的“基本的PCI系統(tǒng)設(shè)計指南”，版本0.6;和1992年11月6發(fā)表的“外部部件相互聯(lián)接(PCI)插入板/聯(lián)接器附弄”(草案)提供了PCI總線結(jié)構(gòu)的操作和結(jié)構(gòu)的更詳細(xì)描述;以上的全部文章是由PCI專門工作小組給出的，它們的全文在此作為參考文獻(xiàn)。
如果在PCI總線和標(biāo)準(zhǔn)的I/O總線之間的通訊協(xié)議不同，在計算機(jī)系統(tǒng)中將PCI總線接至標(biāo)準(zhǔn)的I/O總線就會有問題。例如，和接到一標(biāo)準(zhǔn)I/O總的裝置比，聯(lián)接到PCI總線的裝置能以不同的方式處理直接存儲器存取(DMA)周期。DMA周期是這樣一種操作，在該操作中，在DMA控制器的控制下數(shù)據(jù)在系統(tǒng)存儲器和輸入/輸出單元之間進(jìn)行傳輸而無需CPU的干預(yù)。直接聯(lián)接到PCI總線的大多數(shù)裝置一般都是高性能的32位總線主裝置，這些主裝置具有它們自己的內(nèi)置DMA控制邏輯。這樣的總線主裝置并不需要依賴系統(tǒng)提供的DMA控制器，由此允許裝置依靠自己啟動DMA傳輸而不是依靠系統(tǒng)DMA控制器去啟動DMA傳輸。DMA從裝置一般是低性能的、較便宜的并且要在系統(tǒng)DMA控制器的幫助下執(zhí)行DMA傳送。
典型的DMA從裝置的實(shí)例是串行端口，并行端口和軟盤裝置。為了維持包括有標(biāo)準(zhǔn)I/O總線例如ISA或MC-A總線的任一系統(tǒng)的硬件和軟件兼容性，這就要求這些標(biāo)準(zhǔn)I/O裝置和標(biāo)準(zhǔn)系統(tǒng)DMA控制器共存在一個系統(tǒng)內(nèi)。DMA控制器可以是ISA或PS2結(jié)構(gòu)。雖然ISA和PS2 DMA控制器略微不同，但它們都需要一組專門的信號以進(jìn)行控制判優(yōu)和數(shù)據(jù)傳送。需要一DMA控制器來維持與現(xiàn)存硬件(I/O裝置)的兼容性。
DMA控制器有特殊的功能，如要求判優(yōu)，確定總線尺寸，DMA周期(例如，傳輸定時和端口計數(shù))，和各種操作模式(例如，單次/脈沖式/請求/級聯(lián))。DMA控制器一般地設(shè)置在標(biāo)準(zhǔn)的I/O總線上，這樣沒有標(biāo)準(zhǔn)的I/O總線就構(gòu)不成系統(tǒng)。PCI總線對具有位于在PCI總線上的DMA控制器的系統(tǒng)不提供信號或支持。
在標(biāo)準(zhǔn)I/O總線上的I/O裝置可能比接到PCI總線上的裝置更少地面向性能和更多地需要DMA控制器的幫助以執(zhí)行DMA周期(例如，沒有內(nèi)置的DMA控制器的8、16或32位的I/O裝置)。當(dāng)DMA控制器為不同類型的從裝置管理DMA周期時，它需要動態(tài)確定總線尺寸，這指它需要知道一特定從裝置的大小(8位，16位，等)，并且以該裝置的名義管理DMA周期。標(biāo)準(zhǔn)的I/O總線，例如AT ，ISA或MICROCHANNEL 總線一般支持這樣動態(tài)確定總線尺寸。
但是因為PCI總線在結(jié)構(gòu)上并沒有設(shè)置這樣動態(tài)確定總線大小的能力，所以PCI總線不能支持涉及DMA從裝置的DMA周期。因此聯(lián)接到其本身又聯(lián)接到PCI總線的標(biāo)準(zhǔn)I/O橋的DMA從裝置就不能由DMA控制器通過PCI總線控制的以它們的名義執(zhí)行的DMA操作。然而，如果多總線系統(tǒng)結(jié)構(gòu)要求在標(biāo)準(zhǔn)I/O總線的DMA從裝置通過PCI總線對系統(tǒng)存儲器進(jìn)行存取時，這樣的操作是必要的。
本發(fā)明的目的是為在通過標(biāo)準(zhǔn)總線橋與高性能總線(例如PCI總線)連接的標(biāo)準(zhǔn)I/O總線上的DMA從裝置提供一支持DMA周期的機(jī)制，以便允許DMA控制器以從裝置的名義通過PCI總線執(zhí)行對系統(tǒng)存儲器的DMA周期。通過確定允許系統(tǒng)DMA控制器總是存在在PCI總線上的對于標(biāo)準(zhǔn)I/O橋的邊帶接口就提供了該機(jī)制。通過使用邊帶，在任選擴(kuò)展總線上的DMA從裝置也能獲得支持。此外，DMA特定的邊帶信號也可以使用現(xiàn)存的邊帶信號進(jìn)行多路傳輸。
本發(fā)明解決了通過PCI總線以從I/O裝置的名義支持DMA周期的問題。本發(fā)明定義了在DMA控制器和標(biāo)準(zhǔn)DMA兼容擴(kuò)展總線之間提供必要聯(lián)系的包含邊帶信號的PCI總線的擴(kuò)展。一些邊帶信號利用判優(yōu)信號進(jìn)行多路傳輸，以便減少在PCI總線上實(shí)現(xiàn)DMA周期支持所必需的引線數(shù)量。
為了通過PCI總線以I/O裝置的名義管理I/O周期，DMA控制器必須為正在管理I/O周期的I/O裝置確定該裝置的總線的大小(即該裝置是8，16或32位的裝置)。該信息是由多路傳輸邊帶信號提供的。該邊帶信號直接聯(lián)接在DMA控制器和支持DMA兼容擴(kuò)展總線的I/O橋之間。


圖1是按本發(fā)明原理構(gòu)成的信息處理系統(tǒng)的方框圖;
圖2是在圖1的系統(tǒng)中所示的系統(tǒng)判優(yōu)控制點(diǎn)的一實(shí)施例的方框圖;
圖3是在圖1的系統(tǒng)中所示的系統(tǒng)判優(yōu)控制點(diǎn)的另一實(shí)施例的方框圖;
圖4A是表示在相應(yīng)于圖2和圖3所示的實(shí)施例的判優(yōu)模式期間輸入到系統(tǒng)判優(yōu)控制點(diǎn)的定義的表;
圖4B是表示在相應(yīng)于圖2和圖3所示的實(shí)施例的允許模式期間輸入到系統(tǒng)判優(yōu)控制點(diǎn)的另一定義的表;
圖5是表示多路傳輸?shù)呐袃?yōu)邊帶信號的表。
現(xiàn)參看圖1，多總線信息處理系統(tǒng)10如圖用標(biāo)號10表示，包括(ⅰ)處理器、高速緩沖存儲器和存儲器組合12，通過S-總線16聯(lián)接到S-總線(系統(tǒng)總線)裝置14和(ⅱ)主PCI裝置18，通過主PCI總線22聯(lián)接到S-總線裝置中的一個主PCI主橋20。處理器、高速緩沖存器和存儲器組合12，S-總線裝置14，PCI裝置18和在圖1中示出的其它部件的更詳細(xì)的描述將在下面給出。
處理器、高速緩沖存儲器和存儲器組合12包括中央處理單元(CPU)24，自檢單元26，存儲器控制器28，CPU高速緩沖存儲器30和基本系統(tǒng)存儲器32。CPU24的最佳實(shí)施例是英特爾公司的商標(biāo)為ⅰ486的32位微處理器，可以考慮系統(tǒng)10使用其它類型的CPU來實(shí)現(xiàn)，特別是其它類型的486微處理器。自檢電路26提供了一個在電源接通后對CPU 24進(jìn)行自檢的內(nèi)置式自檢電路(BIST)。自檢電路也控制能被S-總線裝置14的任一個包括在內(nèi)的自檢特性。
CPU 24通過CPU局部總線34聯(lián)到自檢電路26和存儲器控制器28。存儲器控制器28通過基本系統(tǒng)存儲器總線36被聯(lián)接到基本系統(tǒng)存儲器32。存儲器控制器28通過基本系統(tǒng)存儲器總線36控制對基本系統(tǒng)存儲器32的讀和寫操作，該操作不是由CPU 24通過CPU局部總線34建立就是由S-總線裝置14通過S-總線16建立。因為存儲器控制器具有管理兩個總線操作的能力，所以可以同時管理在基本系統(tǒng)存儲器總線36和CPU局部總線34上的操作。CPU局部總線32，基本系統(tǒng)存儲器總線36和系統(tǒng)總線均是32位總線，它們當(dāng)中任一個都包括其特有的數(shù)據(jù)，地址和控制信息路徑(在圖1中的“D”，“A”和“C”)。
基本系統(tǒng)存儲器32提供整個系統(tǒng)的存儲能力并且可以包括非交錯存儲器卡或交錯存儲器卡。CPU高速緩沖存儲器30允許短時間存儲不是從基本系統(tǒng)存儲器32獲得的信息就是從在系統(tǒng)10內(nèi)位于其它地方的擴(kuò)展存儲器內(nèi)獲得的信息。例如，這樣的擴(kuò)展存儲器可以設(shè)置在系統(tǒng)內(nèi)的外部連接的I/O裝置上。CPU高速緩沖存儲器30可以包括隨機(jī)存取存儲器(RAM，沒有示出)，該存儲器用來臨時存取由CPU 24頻每存取的基本系統(tǒng)存儲器32的地址位置。CPU 24直接存取存儲在CPU高速緩沖存儲器30內(nèi)的信息，然而存取存在基本系統(tǒng)存儲32內(nèi)的信息就必需由存儲器控制器28來處理。
存儲器控制器28通過基本系統(tǒng)存儲器總線36控制著所有的對基本系統(tǒng)存儲器32的存取。存儲器控制器對基本系統(tǒng)存儲器32建立系統(tǒng)存儲器周期，在該周期內(nèi)不是CPU24就是S-總線裝置14中的一個通過存儲器控制器28對基本系統(tǒng)存儲器進(jìn)行存取。在一個存取周期內(nèi)，存儲器控制器并不傳送信息到系統(tǒng)總線上。然而，如果存儲器控制器認(rèn)定它所管理的操作是一個I/O周期，存儲器控制器將信息傳送到系統(tǒng)總線，以供S-總線裝置對此進(jìn)行存取。如果I/O周期是為一S-總線裝置指定的，相應(yīng)的S-總線裝置就以一譯碼命令來響應(yīng)存儲器控制器。如果I/O操作是為主PCI裝置18指定的，PCI主橋20就以一譯碼命令來響應(yīng)存儲器控制和傳送I/O周期到相應(yīng)的主PCI裝置。
系統(tǒng)時鐘模塊38為S-總線裝置14提供一單個時鐘信號，和為CPU 24提供一對時鐘信號。在最佳實(shí)施例中，提供給S-總線的時鐘信號是33MHz。提供給CPU 24的兩個時鐘信號分別為33MHz和60MHz。CPU需要兩個時鐘信號是因為它的內(nèi)部操作是66M，但通過CPU局部總線34的通訊是33MHz。
處理器、高速緩沖存儲器和存儲器組合12和S-總線裝置之間的通訊是由存儲器控制器28通過32位系統(tǒng)總線16進(jìn)行管理的。如圖1最佳實(shí)施例所示，還連接到S-總線的是直接存儲器存取(DMA)控制器40、系統(tǒng)判優(yōu)控制點(diǎn)(SACP)42、輸入/輸出(I/O)控制器44、PCMCIA控制器46和電源管理控制器48。在需要更完善的電源管理控制的情況下，任選電源管理控制器50也可聯(lián)到電源管理控制器48上。S-總線16上的緩沖器52是在DMA控制器40和I/O控制器44的中間。如圖1所示，當(dāng)然可以考慮，除了如圖所示的外，其它S-總線裝置14也可聯(lián)到總線16。
PCMCIA控制器46是直接聯(lián)到PCMCIA卡槽54上。通過緩沖器58外部I/O裝置56可以聯(lián)接到PCMCIA卡槽54上。外部I/O裝置56是由I/O控制器44控制的。聯(lián)到I/O控制器上的是日歷鐘60和RAM模塊62。I/O控制器44支持各種端口，包括鼠標(biāo)端口64，串聯(lián)端口66，并聯(lián)端口68和鍵盤端口70。
除了支持在S-總線16上的S-總線裝置14外，系統(tǒng)10也支持第二個高速、寬帶寬總線，該總線在最佳實(shí)施例中是主PCI總線22。在系統(tǒng)10中的主PCI裝置18通過主PCI總線22相互通訊。主PCI裝置通過PCI主橋20和CPU、高速緩沖存儲器和存儲器組合12及聯(lián)在S-總線16上的其它S-總線裝置14進(jìn)行通訊，該橋本身也是聯(lián)到S-總線上的一S-總線裝置。因此，PCI主橋20作為S-總線16和主PCI總線之間接口并為這兩個總線和任何能聯(lián)到這兩個總線上的外部裝置提供有效的通訊手段。
PCI主橋20是低等待時間的互聯(lián)機(jī)構(gòu)，通過該機(jī)構(gòu)CPU 24或其它S-總線裝置14可以對主PCI裝置18或連在它們上面的裝置進(jìn)行直接存取。橋20也提供高性能路徑，該路徑允許主PCI裝置或與其連接的裝置迅速而直接對基本系統(tǒng)存儲器32進(jìn)行存取。此外，主橋20提供了所有必要的硬件以便在S-總線16和主PCI總線22之間提供一接口，所以數(shù)據(jù)能在這些總線之間進(jìn)行傳送。
主PCI總線22能夠支持各種與PCI兼容的裝置。如圖1所示，這些裝置可以包括圖形控制器72，串聯(lián)SCSI(小型計算機(jī)系統(tǒng)接口)控制器74，預(yù)留PCMCIA控制器76，標(biāo)準(zhǔn)I/O總線(例如ISA或MICROCHANNEL (“MC-A”))橋78(在此也稱為擴(kuò)展橋)和PCI次橋80。但是，在圖1所示的聯(lián)到主PCI總線的裝置只是實(shí)施PCI總線結(jié)構(gòu)的系統(tǒng)的一個實(shí)例，因此，公開的示范性結(jié)構(gòu)無論如何不打算用來限制本發(fā)明。
圖形控制器72一般以VRAM82方式被提供存儲能力，該存儲能力使圖型控制器緩沖在其內(nèi)部的視頻幀并能控制由PCI總線結(jié)構(gòu)支持的任何已知的圖形數(shù)據(jù)包。SCSI控制器74作為聯(lián)到SCSI總線86的SCSI裝置84和主PCI總線22之間的接口并能夠控制由PCI總線結(jié)構(gòu)所支持的任何一SCSI裝置。預(yù)留PCMCIA控制器76與控制卡槽88連接并對其進(jìn)行控制。
標(biāo)準(zhǔn)總線橋78作為聯(lián)到標(biāo)準(zhǔn)(MC-A或ISA)總線92的I/O裝置90和主PCI總線22之間的接口。通過次PCI總線96，次PCI裝置94聯(lián)接到PCI次橋80。任何數(shù)目的未識別次PCI裝置94能連接到次PCI總線96。PCI次橋80作為聯(lián)到次PCI總線96的次PCI裝置94和主PCI總線22的接口。
DMA控制器40，PCI主橋20，和I/O控制器44控制著基本系統(tǒng)存儲器32和在外部I/O裝置56上或在標(biāo)準(zhǔn)I/O裝置90上的擴(kuò)展存儲器之間的信息交換。DMA控制器40也為CPU、高速緩沖存儲器和存儲器組合12提供了三種功能。首先，DMA控制器48利用小型計算機(jī)子系統(tǒng)控制塊(SCB)結(jié)構(gòu)去構(gòu)成DMA通道，這就避免了使用編程I/O去構(gòu)成DMA通道的必要性。其次，DMA控制器提供了緩沖功能，以便最佳化在低速存儲器擴(kuò)展裝置和通常較快的基本系統(tǒng)存儲器32之間的數(shù)據(jù)傳送。第三，DMA控制器提供了8通道、32位的直接基本系統(tǒng)存儲器存取功能。當(dāng)提供直接基本系統(tǒng)存儲器存取功能時，DMA控制器40可以工作在兩種模式中之一中。在第一種操作模式中，DMA控制器工作在編程I/O模式中，在該模式中，DMA控制器在功能上是CPU24的從裝置。在第二種操作模式中，DMA控制器本身是在系統(tǒng)總線上的主裝置。
DMA控制器40總是作為第三方總線主裝置而起作用。它決不是數(shù)據(jù)的起源和目的地，但它在源單元和目的單元之間提供傳送數(shù)據(jù)的手段。雖然在圖上示出它是駐留在(聯(lián)在)系統(tǒng)總線上，但DMA控制器可不必駐留在系統(tǒng)總線上。DMA控制器通常管理從存儲器到I/O裝置，或從I/O裝置到存儲器的數(shù)據(jù)傳送。存儲器可以是基本系統(tǒng)存儲器32或是在外部I/O裝置56上的外部存儲器，或是標(biāo)準(zhǔn)I/O裝置90上的外部存儲器。
聯(lián)在標(biāo)準(zhǔn)(例如ISA或MC-A)總線92上的標(biāo)準(zhǔn)I/O裝置90可以是8位的裝置，16位裝置，或32位裝置。本發(fā)明的PCI主橋20和系統(tǒng)判優(yōu)控制點(diǎn)的設(shè)計能允許在(ⅰ)CPU24，(ⅱ)聯(lián)在主PCI總線22上的主PCI裝置18，(ⅲ)聯(lián)在標(biāo)準(zhǔn)I/O總線92上的標(biāo)準(zhǔn)裝置90和受I/O控制器44控制的外部I/O裝置56的整個系統(tǒng)的基礎(chǔ)上進(jìn)行同時的判優(yōu)。SACP 42作為標(biāo)準(zhǔn)I/O裝置90，CPU 24，主PCI裝置18和外部I/O裝置56的判優(yōu)器。
在圖2和3給出個實(shí)現(xiàn)SACP 42的方框圖。圖2給出了當(dāng)圖1示出的系統(tǒng)不包括聯(lián)在主PCI總線22上的標(biāo)準(zhǔn)總線橋78時所使用的系統(tǒng)判優(yōu)控制點(diǎn)實(shí)施例的方框圖。圖3給出了當(dāng)圖1示出的系統(tǒng)包括聯(lián)到主PCI總線的標(biāo)準(zhǔn)總線橋78時所使用的系統(tǒng)判優(yōu)控制點(diǎn)的第二實(shí)施例的方框圖。
首先參看圖2，當(dāng)不出現(xiàn)標(biāo)準(zhǔn)總線橋78時，所使用的SACP 42包括存儲體判優(yōu)控制點(diǎn)(BACP)100，PCI判優(yōu)控制點(diǎn)(PACP)102，和直接連接的判優(yōu)控制點(diǎn)(DACP)104。BACP 100對PACP 102和DACP 104請求對總線22進(jìn)行控制進(jìn)行判優(yōu)。PACP102管理著由CPU 24和主PCI裝置18交付給它的對主PCI總線的存取請求(總稱“BANKO)請求。DACP104處理由I/O控制器44以它所控制的外部裝置I/O裝置56的名義交付給DACP 104的對主PCI總線請求。如以下參看圖3所描述的那樣，DACP 104也管理在包括與主PCI總線22連接的標(biāo)準(zhǔn)總線78的系統(tǒng)中，由標(biāo)準(zhǔn)總線橋78以與其連接的標(biāo)準(zhǔn)I/O裝置90的名義提出的對主PCI總線存取請求。
由標(biāo)準(zhǔn)總線橋78和I/O控制器44提出的對主PCI總線請求也總稱為“BANKI請求”。除管理由PACP 102和DACP 104提供的對主PCI總線存取請求外，BACP 100還適合于管理由PCI次橋80以聯(lián)在其上的次PCI裝置的名義提供的對主PCI總線請求(總稱為“BANK2請求)。本發(fā)明可設(shè)想進(jìn)一步的擴(kuò)展以便包括不同于在圖2和3示出的存儲單元判優(yōu)器(PACP 102，DACP 104和PCI次橋80)。如果其他PCI橋以聯(lián)在PCI總線22上的多層結(jié)構(gòu)被包括在系統(tǒng)內(nèi)，那么這些其它的次PCI橋本身將在所聯(lián)裝置之間進(jìn)行判優(yōu)并且對BACP 100提出“BANKN”請求。
上述描述的分級結(jié)構(gòu)為系統(tǒng)10提供了判優(yōu)方案，在該方案中，(ⅰ)CPU和主PCI裝置之間的判優(yōu)的管理是獨(dú)立于(ⅱ)由I/O控制器控制的外部I/O裝置和聯(lián)在標(biāo)準(zhǔn)總線橋78上(如有的話)的標(biāo)準(zhǔn)I/O裝置之間的判優(yōu)。PACP 102接收直接來自多達(dá)5個PCI裝置18和CPU 24對PCI總線22進(jìn)行取存的請求。5個PCI裝置提供它們的請求到在PACP上的10條請求/批準(zhǔn)線上，從請求0＃到請求4＃(這里使用的符號“?！北硎矩?fù)的激活信號)。PCI裝置被準(zhǔn)許通過準(zhǔn)許線GNTO＃到GNT4＃對主PCI總線22進(jìn)行存取。請求線和批準(zhǔn)線是在主PCI裝置18和PACP102之間的直接連線。
雖然CPU 24通過存儲器控制器28對基本系統(tǒng)存儲器進(jìn)行存取，但如果CPU請求對主PCI總線22進(jìn)行存取，那它必須象主PCI裝置18提出請求那樣進(jìn)行竟?fàn)?。一旦CPU 24獲得了系統(tǒng)總線16的控制，主橋?qū)⒃谥鱌CI總線和系統(tǒng)總線之間提供總線主接口，并且提供PCU 24作為PCI的主控。雖然PCI主橋不執(zhí)行判優(yōu)，但它執(zhí)行協(xié)議對話，緩沖和加速系統(tǒng)總線和PCI總線之間的匹配。
對CPU 24的主PCI主總線存取請求通過線BREQ直接提供到PACP 102，該信號作為搶先的信號(i486類型處理器的典型信號)送到PACP。通過CPU 24和PACP 102之間的專用線HOLD和HLDA，CPU24用一保持/保持認(rèn)可協(xié)議。在系統(tǒng)的實(shí)施例中，其中CPU并不是i486結(jié)構(gòu)，PACP-CPU接口是不知道的，因此除了i486的BREQ/HOLD/HLDA外，PACP還必須支持PCI請求/批準(zhǔn)信號握手(CPUREQ＃和CPUGNT＃)。CPU和PCT裝置的每一個為進(jìn)行判優(yōu)都有發(fā)往和從PACP 102返回的直接請求線和批準(zhǔn)線。
PACP102可以以兩種不同方式處理主PCI裝置18和CPU24之間的未決請求。一種方法是循環(huán)調(diào)度式處理請求，其中PACP能夠按順序為未決請求服務(wù)。另一種方法是按固定的優(yōu)先權(quán)管理請求。如果判優(yōu)優(yōu)先權(quán)分配每一個PCI裝置18和CPU 24，那么第二種方法是可行的。特別是，CPU請求線BREQ/CPUREQ＃和主PCI裝置請求線REQOREQ4＃都具有可編程優(yōu)先級。可按涉及PCI裝置帶寬決定優(yōu)先權(quán)級別。例如，具有寬帶寬和低緩沖能力的PCI裝置和具有較小帶寬和/或較高緩沖能力的裝置相比，應(yīng)分配有較高的優(yōu)先權(quán)。
不管采取那種方法，PACA102在BANKO請求中進(jìn)行判優(yōu)，并且確定哪一個PCI裝置或CPU應(yīng)保持其優(yōu)先權(quán)，并且確定哪一個PCI裝置或CPU應(yīng)保持其優(yōu)先權(quán)，并且在BANKO-REQ＃線上提供選取的裝置到BACP，并且同時還有其它存儲體判優(yōu)器(BANK1-REQ，BANK2-REQ＃等)提供的請求。編程的BACP 104提供給每個存儲體判優(yōu)器選定的時間間隔，在該間隔中由存儲體判優(yōu)器選定的裝置獲準(zhǔn)對主PCI總線22進(jìn)行存取。通過BACP到批準(zhǔn)線的輸出(BANKO-GNT＃，BANK1-GNT＃，BANK2-GNT＃，等)選擇的裝置獲準(zhǔn)對主PCI總線22進(jìn)行存取。
如上面所解釋，BACP 100是SACP 42中的最高級判優(yōu)器。它對在整個系統(tǒng)內(nèi)的基礎(chǔ)上管理主PCI總線存取請求的各個單獨(dú)存儲體判優(yōu)器所提供的請求進(jìn)行判優(yōu)。上面已經(jīng)描述了第一個存儲體判優(yōu)器PACP 102(BANKO)的操作。第二個存儲單元判優(yōu)器DACP 104(BANK1)的操作描述如下。
DACP 104是在由I/O控制器44控制的外部I/O裝置56之間進(jìn)行判優(yōu)(當(dāng)在系統(tǒng)的實(shí)施例中不使用標(biāo)準(zhǔn)總線橋78時)，或者當(dāng)標(biāo)準(zhǔn)總線橋78包含在系統(tǒng)時，DACP 104是在外部I/O裝置56和聯(lián)在標(biāo)準(zhǔn)總線橋78上的標(biāo)準(zhǔn)I/O裝置90之間進(jìn)行判優(yōu)。外部I/O裝置56和外部I/O裝置90可以是和微通道(MC-A)或和ISA結(jié)構(gòu)相兼容的。雖然DACP可以實(shí)現(xiàn)響應(yīng)ISA類型的控制信號，但從圖2和3來看，如聯(lián)在其上面的控制信號所示，DACP 104響應(yīng)對的MC-A結(jié)構(gòu)。
繼續(xù)看圖2(沒有標(biāo)準(zhǔn)的總線橋)，在直接聯(lián)在MC-A裝置支持106指定的區(qū)段，DACP 104接收了由I/O控制器44以外部I/O裝置56的名義來的總線存取請求。這些請求是通過DPREEMPTIN＃線實(shí)現(xiàn)的。DACP 104的直聯(lián)MC-A裝置支持部分106在判優(yōu)和批準(zhǔn)周期交替，以執(zhí)行對竟?fàn)帉χ鱌CI總線22進(jìn)行存取的外部I/O裝置進(jìn)行判優(yōu)。DARBGNT＃線的狀態(tài)指明直聯(lián)MC-A裝置支持部分106是在判優(yōu)周期還是在批準(zhǔn)周期。通過DPREEMPTOUT線管理總線存取請求。DPREEMPTOUT＃輸出和DPREEMPTIN＃輸入遵守MC-A協(xié)議。直聯(lián)MC-A裝置支持部分106的其它入和出信號線將結(jié)合圖3的內(nèi)容加以描述。
聯(lián)到或從圖2中的DACP 104出來的橋-請求＃，橋-批準(zhǔn)＃和橋-邊帶信號線均是不起作用的，因為沒有接標(biāo)準(zhǔn)總線橋78。
然而，在圖3中，系統(tǒng)10包括了聯(lián)到主PCI總線22的標(biāo)準(zhǔn)總線(擴(kuò)展)橋78。在這個實(shí)施例中，DACP104在由I/O控制器44控制的外部I/O裝置56和聯(lián)在由標(biāo)準(zhǔn)總線橋78支持的標(biāo)準(zhǔn)I/O總線92的標(biāo)準(zhǔn)I/O裝置90之間進(jìn)行判優(yōu)，這些裝置的每一個都竟?fàn)帉Τ跏糚CI總線22進(jìn)行存取。如同上面所解釋的，外部I/O裝置56和標(biāo)準(zhǔn)I/O裝置90不是與MC-A兼容就是與ISA兼容。
請求0＃/批準(zhǔn)0＃到請求4＃/批準(zhǔn)4＃的5個請求/批準(zhǔn)線對仍被主PCI裝置18用來請求和被獲準(zhǔn)對PCI總線進(jìn)行存取。然而，這些請求/批準(zhǔn)是直聯(lián)入第二個PCI判優(yōu)控制點(diǎn)PACP 2 108而不是PACP 102。PACP2 108實(shí)際位于在標(biāo)準(zhǔn)總線橋78的內(nèi)部并被級聯(lián)到PACP102。PACP2 108在所聯(lián)的主PCI隨裝置之間進(jìn)行判優(yōu)并且提供信號總線存取請求PACP2-請求＃到主PACP102。判優(yōu)優(yōu)先權(quán)與它們在PACP 102內(nèi)被管理的類似方式加以處理。PACP然后在CPU 24(在橋請求/CPU請求＃線上提出的總線存取請求)和具有最高的優(yōu)先權(quán)PCI裝置(在PACP2-請求＃線提出的總線存取請求)之間進(jìn)行判優(yōu)。通過PACP2批準(zhǔn)＃線，主PCI裝置使它們對PCI總線存取的請求獲得批準(zhǔn)。
在圖3的實(shí)施例中，由于在PCI裝置之間判優(yōu)是在SACP 42的外面進(jìn)行處理的，聯(lián)入到SACP或從其聯(lián)出的請求/批準(zhǔn)線的功能對圖3的系統(tǒng)重新加以定義。圖4是對應(yīng)圖2和圖3示出的實(shí)施例的聯(lián)接SACP 42引線的定義表。在系統(tǒng)不具有聯(lián)在主PCI總線(圖2)標(biāo)準(zhǔn)總線橋時由主PCI裝置用來請求和獲準(zhǔn)對PCI總線22進(jìn)行存取的五對請求/批準(zhǔn)線請求0＃和批準(zhǔn)0＃至請求4＃和批準(zhǔn)4＃在當(dāng)系統(tǒng)包括了標(biāo)準(zhǔn)部線橋78時(圖3)又重新加以定義。因為PACP2 108處理主PCI裝置部線存取請求在SACP 42的外面并且提供一單一請求到PACP102，REQ4＃被得新定義為單一請求PACP2-請求＃。類似地，GNT4被得新定義為從PACP至PACPC的單一批準(zhǔn)線PACP2-GNT＃。進(jìn)入到PACP 102或從其出的請求0＃/批準(zhǔn)0＃至請求3＃批準(zhǔn)3＃均不起作用。
在圖3的系統(tǒng)中有8根輸入/輸出信號線(請求0＃/批準(zhǔn)0＃至請求3＃/批準(zhǔn)3＃)不起作用，8個新的引線連線可用來作SACP 42的輸入，SACP的輸入是由PACP2所釋放出來的。圖3的系統(tǒng)需要這些輸入/輸出信號線以允許對標(biāo)準(zhǔn)I/O裝置90的判優(yōu)和外部I/O裝置56同時發(fā)生。如圖3所示，中心判優(yōu)控制點(diǎn)CACP 110實(shí)際位于MC-A橋78上，管理MC-A裝置90的判優(yōu)。(在ISA裝置的情況下，通過ISA-橋請求＃和ISA-橋認(rèn)可線，該裝置判優(yōu)可由與ISA-相兼容判優(yōu)裝置加以處理，因此ISA協(xié)議支持聯(lián)到ISA相兼容的判優(yōu)裝置的裝置直接發(fā)出請求和得到認(rèn)可。)通過發(fā)出PREEMPT＃信號到CACP 110，一MC-A裝置請求判優(yōu)。CACP交替由ARBNT＃線狀態(tài)表示的判優(yōu)和批準(zhǔn)周期。在發(fā)出PREEMPT＃信號時，CACP進(jìn)入判優(yōu)狀態(tài)，在此期間MC-A裝置驅(qū)動它們的判優(yōu)識別輸出(ARBID(0-3))。在300毫微秒后，最高優(yōu)先權(quán)MC-A裝置判優(yōu)優(yōu)先權(quán)識別仍保持在ARBID(0-3)線上。如果已經(jīng)判別由CACP提出的請求具有的優(yōu)先權(quán)超過I/O控制器44以外部I/O裝置56的名義提出的請求優(yōu)先權(quán)時，DACP激活橋-批準(zhǔn)＃信號線。(如圖4所示，對應(yīng)圖2中系統(tǒng)無用的信號線請求3＃/批準(zhǔn)3＃被重新定義為橋-請求＃和橋-批準(zhǔn)＃信號線，聯(lián)入或聯(lián)出到DACP 104)。如果擴(kuò)展橋78是包括在系統(tǒng)內(nèi)，在判優(yōu)周期內(nèi)橋-請求＃信號用來作為以擴(kuò)展總線主控或DMA受控的名義提出請求，在DMA批準(zhǔn)周期橋-請求＃信號作為BURST＃信號，在級聯(lián)/總線主控操作時橋-請求信號表明傳送的結(jié)束。當(dāng)DACP 104批準(zhǔn)對PCI總線22進(jìn)行存取時，橋-批準(zhǔn)信號指示MC-A裝置90。判別批準(zhǔn)＃(ARBGNT＃)線進(jìn)入了批準(zhǔn)狀態(tài)和最高優(yōu)先權(quán)MC-A裝置判別它已經(jīng)被選出了和它的總線存取請求已經(jīng)被批準(zhǔn)了。
那些一起在審理過程中的專利申請，申請?zhí)枮?7/777777，申請日為1991，10，15，標(biāo)題為“使用判優(yōu)保持控制總線分配”，和申請?zhí)枮?7/816116，申請日為1992，1，2，標(biāo)題為“具有雙總線結(jié)構(gòu)的計算機(jī)系統(tǒng)的判優(yōu)控制邏輯”，更詳細(xì)地簡明了CACP110的操作，這些專利申請的內(nèi)容包括進(jìn)去作為參考。
6個留下的輸入進(jìn)入SACP 42，請求0＃/批準(zhǔn)0＃至請求2＃/批準(zhǔn)2＃被重新定義為6個橋-邊帶信號(在圖2的系統(tǒng)中是不用的)。橋-邊帶信號并沒有在PCI結(jié)構(gòu)說明書內(nèi)加以定義，但要求用來支持判優(yōu)和支持PCI總線上的DMA外部設(shè)備，例如聯(lián)在標(biāo)準(zhǔn)總線橋78上的標(biāo)準(zhǔn)I/O裝置90，以提供有效的PCI-IDA，或PCI-MC-A接口。橋-邊帶線用SACP 42直聯(lián)到標(biāo)準(zhǔn)總線橋78。對看圖4，這些橋-邊帶信號有不同的定義，這取決于標(biāo)準(zhǔn)總線橋78是與MC-A或是與ISA-兼容。6個邊頻帶包括了識別信息(在MC-A中是ARBID(0)到ARBID(3)，而在ISA中是ISA-DACK(0)至ISA-DACK(2)這些識別信息判斷I/O裝置提出的PCI總線存取請求。
參看本發(fā)明MC-A實(shí)施例，使用ARBID(0)至ARBID(3)，橋邊帶信號線用來傳送識別信息到涉及主PCI裝置18和MC-A裝置90請求存取PCI總線22的SACP 42。這些四根線的狀態(tài)告訴PACP 102，初始PCI裝置18獲得由PACP2 108管理的管理的建立判優(yōu)的過程，四根線的狀態(tài)帶理一步告訴DACP 104，MC-A裝置90獲得了在CACP 110管理下的獲得建立判優(yōu)過程。在提供識別主PCI裝置提出對PACP2的總線存取請求和識別MC-A裝置提出對CACP 110部線存取請求的信息時，PACP和DACP可以更公正地分別在(ⅰ)主PCI裝置和CPU之間及(ⅱ)由擴(kuò)展橋支持的I/O裝置和直聯(lián)外部I/O裝置之間進(jìn)行判優(yōu)。
通過I/O控制器44涉及外部I/O裝置56提出的PCI總線存儲請求的識別信息是由從直聯(lián)MC-A裝置支持部分106來的DARBIN(0-3)輸入到DARBOUT(0-3)輸出加以傳送的。各自的DARBIN和DARBOUT線是必要的，因為和CACP 110不同的是，直聯(lián)MC-A裝置支持部分106并不配有公開集合器雙向判優(yōu)識別線。否則，由直聯(lián)MC-A裝置支持部分106執(zhí)行的判優(yōu)如同它是在CACP 110中那樣被管理。以這樣的方式，DACP 104判別由CACP 110提出的請求是否比由I/O控制器44提出的請求有更高優(yōu)先權(quán)并且把存儲體1-請求＃交給BACP。
所有的外部I/O裝置56和標(biāo)準(zhǔn)的I/O裝置90都分配有判優(yōu)優(yōu)先權(quán)級。DACP 104配有比較器，該比較器比較判優(yōu)優(yōu)先權(quán)級以判別那個裝置應(yīng)獲準(zhǔn)對PCI總線22進(jìn)行存取。類似地，PACP 102判別是否由PACP2 108提出的請求優(yōu)先級高于CPU 24的請求，并且提出存儲體0-請求＃到BACP 100。BACP是編程的并提供每一個存儲體判優(yōu)器特定的時間間隔，在該時間間隔內(nèi)適當(dāng)?shù)拇鎯ζ髋袃?yōu)器假定以它所要進(jìn)行判優(yōu)的裝置的名義控制PCI總線22。各個存儲體判優(yōu)器再把分給它們的時間再細(xì)分給與他們樣關(guān)存儲體裝置。如果沒有存儲體提出請求，BACL停在PACP 102，因為這是CPU 24駐留的地方。CACP 110和PACP2 108兩者需要判別信息。通過判優(yōu)邊帶信號，該信息送往主判優(yōu)器。圖5是信號能多路傳輸?shù)囊环N方法。
存儲體判優(yōu)點(diǎn)的任一個均有與其有關(guān)的輸出到BACP 100的空閑和超時信號。就空閑信號而論(PACP 102的PACP-IDLE，DACP104的DACP-IDLE，和PCI次橋80的PSB-IDLE)，每一個存儲器判優(yōu)器具有編程的批準(zhǔn)的定時器和空閑的定時器。當(dāng)其它存儲體正在請求對PCI總線進(jìn)行存取時，批準(zhǔn)定時器確定將給予一個存儲體的最大時間間隔，和確定多長時間存儲體0-批準(zhǔn)＃至存儲體-批準(zhǔn)＃信號將被激活?？臻e定時器定義了在失去支總線進(jìn)行存取之前裝置能在PCI總線失去激活最大時間間隔。例如，如果已經(jīng)獲許對主PCI總線進(jìn)行存取的一裝置，在它占用總線時間已經(jīng)到時之前，完成在總線上的數(shù)據(jù)傳輸空閑定時器將監(jiān)示PCI總線的活動，如果在預(yù)定的時鐘周期內(nèi)并沒檢測出活動，就撤消對PCI總線的存取資格而分配給其它的請求裝置。當(dāng)一裝置對初始PCI總線的存取權(quán)已經(jīng)被撤回了，但它未能在預(yù)定的時間間隔撤離總線，超時信號(PACP 102的PACP-TOUT，DACP 104的DACP-TOUT，PCI第二橋80的PSB-TOUT)就被啟動。
對CACP 110的BURST＃輸入為已經(jīng)在標(biāo)準(zhǔn)I/O總線控制下并且能通過總線發(fā)脈沖式信息的MC-A提供了方法，并且表明它已經(jīng)準(zhǔn)備好執(zhí)行脈沖式操作(通過標(biāo)準(zhǔn)I/O總線進(jìn)行0多于一個數(shù)據(jù)的傳送)。通過為脈沖式傳送裝置在批準(zhǔn)的模式下維持標(biāo)準(zhǔn)I/O總線的控制CAPA 110響應(yīng)該請求，直到在標(biāo)準(zhǔn)I/O總線上完經(jīng)實(shí)現(xiàn)多個數(shù)據(jù)的傳送。在完成在標(biāo)準(zhǔn)I/O總線上脈沖式傳送后I/O裝置取消在分段＃請求線上的信號，CACP判別該I/O裝置已脫離總線和開始下一個判優(yōu)周期。在非脈沖式傳送的情況下，在輸入到CACP的S0/S1＃，BURST＃和CMD＃信號線給出傳送結(jié)束信號線時，CACP 110判別該I/O裝置已經(jīng)脫離總線。(通過DCHNLACT輸入直聯(lián)MC-A裝置支持部分106判別外部I/O裝置已經(jīng)完成數(shù)據(jù)傳輸)。
除了允許上述判優(yōu)分級系統(tǒng)外，橋-邊帶信號也受DMA控制器的監(jiān)示，并且用來對超過PCI總線的DMA周期提供支持，并且來往于標(biāo)準(zhǔn)I/O裝置90和一系統(tǒng)存儲器32之間。為了支持通過PCI總線22的DMA周期，需要三種類別的信號總線周期控制信號，判優(yōu)控制信號和DMA控制信號。總線周期控制信號在PCI修改版本2.0說明書中進(jìn)行了定義。在上述討論的圖4A對判優(yōu)控制信號作了總結(jié)。DMA控制信號在圖4B中作了總結(jié)并且在下面討論。在SACP判優(yōu)和操作模式中一些橋-邊帶信號被多路通訊以具有不同的功能。帶有判優(yōu)控制信號多路通訊的DMA控制信號減少了在PCI總線22上實(shí)現(xiàn)DMA周期支持的必要的引線數(shù)目。
一旦DACP 104通過橋-批準(zhǔn)線指出一I/O裝置90已經(jīng)獲準(zhǔn)對PCI總線進(jìn)行存取，在I/O橋78的CACP 110將批準(zhǔn)狀態(tài)識別信息傳送給該I/O裝置90(通過改變它ARBGNT＃線的狀態(tài))。該I/O裝置可以開始進(jìn)行讀或?qū)懼芷?。如果該I/O裝置能夠作為在標(biāo)準(zhǔn)I/O總線92上的總線主裝置，DMA控制器40不必進(jìn)行讀或?qū)懖僮?。如果該I/O裝置作為在I/O總線92上的從裝置，DMA控制器40以該I/O裝置的名義管理I/O周期。
為了以I/O裝置的名義管理I/O周期，DMA控制器40必需判別它所要管理I/O周期為那個I/O裝置的總線尺寸大小(那，該裝置是8，16或32位裝置)。該動態(tài)總線尺寸大小是以DMA控制器40的名義要求的以防止DMA控制器和在I/O橋78的I/O裝置90之間的數(shù)據(jù)丟失。例如，DMA控制器對8位DMA從裝置建立了32位寫操作，32位寫操作必須傳換為4個8位寫周期。如果I/O橋78緩沖32位信息和繼續(xù)執(zhí)行傳換周期，和該I/O裝置表明，它不能接收更多的數(shù)據(jù)，這就根本不可有或繼續(xù)對I/O裝置寫或把數(shù)據(jù)返回到DMA控制器或系統(tǒng)存儲器。在這種情況下的DMA控制器無法知道數(shù)據(jù)還沒有寫入到該I/O裝置。因此，為防止在I/O橋78丟失數(shù)據(jù)，DMA控制器40需要動態(tài)地檢測總線大小以允許它而不是I/O橋78支去執(zhí)行轉(zhuǎn)換周期。在檢測它執(zhí)行-I/O周期為該I/O裝置的總線大小時，DMA控制器40能緩沖任何不為該I/O裝置接收的任何數(shù)據(jù)和如果需要能順序地對該裝置進(jìn)行下一個寫周期。
然而，PCI總線22并不能在I/O橋78和DMA控制器40之間提供總線大小的信息。該信息是由多路傳輸?shù)臉蜻厧盘柼峁┑?。如圖4B所示，幾個但不是全部橋-邊帶信號進(jìn)行多路傳輸。(在MC-A上下文中，在判優(yōu)模式中批準(zhǔn)0＃(GNTO＃)和批準(zhǔn)1＃(GNT1＃)在批準(zhǔn)模式分別重新定義為TC＃和DMAACT)。)在一特定I/O周期最后一字節(jié)數(shù)據(jù)傳送到或出橋時，TC＃信號是由DMA控制器發(fā)出而由I/O橋78進(jìn)行讀的信號。DMAACT＃表明是否DMA控制器已經(jīng)啟動，和由橋用來判別是否DMA從裝置或者總線主裝置已經(jīng)獲準(zhǔn)。
如果DMAACT＃沒有發(fā)同出，在I/O總線92上的總線主裝置已經(jīng)獲準(zhǔn)，如上所述，在D0/S1＃，脈沖式(BURST＃)上已給出傳送結(jié)束信號和CMD＃輸入到CACP，CACP 110判別總線主控裝置已經(jīng)脫離總線。然而，DMMACT發(fā)出信號(或稱激活)向I/O橋78表明，DMA控制器40以I/O裝置90的名義傳送到或傳送出存儲器(I/O周期和不是存儲器周期)，而橋不必執(zhí)行任何傳換周期。在從多路傳輸?shù)臉?邊頻帶信號中判別I/O裝置的類型(即，8，16，或32位)并且以該裝置的名義執(zhí)行轉(zhuǎn)換周期，在這種情況下，MDA控制器執(zhí)行轉(zhuǎn)換周期，解釋如下。
DMAACT＃保持低直至所有讀和寫已經(jīng)完成了。通過驅(qū)動返回到使用橋-請求信號DMA脈沖式信號(BURST＃)，I/O裝置表明傳輸長度。(當(dāng)最后的I/O讀寫發(fā)生時，I/O橋可能再次進(jìn)入判優(yōu)狀態(tài)，SACP42必需保持批準(zhǔn)狀態(tài)直至DMAACT＃線去激勵表明DMA已經(jīng)完成了通過PCI總線傳送數(shù)據(jù)。)在判優(yōu)模式中的ARBID(1)和ARBID(2)在獲準(zhǔn)模式中分別再定義為BS16＃和BS8＃。這些信號中的每一個由DMA控制器讀出。通過激活BS8＃ CACP 1110向DMA控制器表明，由PCI總線主裝置獲準(zhǔn)的I/O裝置是一個8位裝置。類似地，由BS16＃激勵時，CACP 110表明，獲準(zhǔn)使用PCI的裝I/O裝置是16位裝置。當(dāng)BS16＃和BS8＃兩者同時去激勵時，指明是32位裝置。在判優(yōu)模式中的ARBID(3)在獲準(zhǔn)模式中重新定義為BSV＃由I/O橋78激活的BSB＃向DMA控制器表明在該時間內(nèi)BS16＃和BS8＃信號是有效的。DMA控制器需要這三個信號BS16＃，BS8＃和BSV＃識別該I/O裝置并且以該裝置的名義執(zhí)行I/O周期，此時該I/O裝置可為8，16，或32位裝置，該三個信號進(jìn)而用來確保相對于橋周期的時間TC＃被驅(qū)動激活。
就標(biāo)準(zhǔn)I/O橋78和I/O總線92的ISA執(zhí)行情況而論，在判優(yōu)模式下的批準(zhǔn)0＃和批判1＃在批準(zhǔn)的模式下分別重新定義為TC＃和DMAACT＃。然而這并不需要別總線大小的信號BSV＃，BS8＃和BS16＃，因為ISA總線支持八個通道的四個是為8位裝置專用的和3個是為16位裝置保留的。因此DMA控制器40知道每一個通道上裝置的類型和對應(yīng)這些線的橋-邊帶信號也不在ISA上下文中使用。
至此，為包括高性能總線例如PCI總線的多總線計算機(jī)系統(tǒng)的DMA周期邏輯的最佳實(shí)施例已經(jīng)描述了。把上面的描述記在心中，然而，應(yīng)理解，這描述僅作為實(shí)例描述的，發(fā)明并不局限在已描述的特殊的實(shí)施例中，在不脫離發(fā)明精神的前提下可以進(jìn)行各種各樣的重新安排，修改和替換。
權(quán)利要求
1.信息處理系統(tǒng)，包括中央處理單元(CPU)；一系統(tǒng)總線，聯(lián)接所說的CPU到系統(tǒng)存儲器，使得所說的CPU能讀取數(shù)據(jù)或?qū)憯?shù)據(jù)到所說的系統(tǒng)存儲器；一接到所說CPU的第二系統(tǒng)總線；一聯(lián)接所說第二系統(tǒng)總線到外部設(shè)備總線的主橋；一輸入/輸出(I/O)橋，聯(lián)接所說的外部設(shè)備總線到標(biāo)準(zhǔn)的I/O總線，所說的標(biāo)準(zhǔn)I/O總線具有聯(lián)到它上面的大量的標(biāo)準(zhǔn)I/O裝置；和一判優(yōu)邏輯，在判優(yōu)模式中，在竟?fàn)幋嫒∷f的標(biāo)準(zhǔn)I/O總線的大量的標(biāo)準(zhǔn)I/O裝置之間進(jìn)行判優(yōu)，其中在批準(zhǔn)的模式中，選出的標(biāo)準(zhǔn)I/O裝置獲準(zhǔn)對所說的標(biāo)準(zhǔn)I/O總線進(jìn)行存?。黄涮卣魇沁€包括一直接存儲器存取(DMA)控制器，以選中的標(biāo)準(zhǔn)I/O裝置的名義執(zhí)行DMA周期，其中數(shù)據(jù)在所說的系統(tǒng)存儲器和所說選中I/O裝置之間進(jìn)行傳送而不受到所說CPU的干預(yù)；和使所說DMA周期能夠通過所說外部總線被執(zhí)行的直接存儲器存取(DMA)支持邏輯。
2.權(quán)利要求1的系統(tǒng)，其特征是所說的DMA支持邏輯包括直聯(lián)到帶有所說I/O橋的所說DMA控制器的邊帶信號，所說的邊帶信號包括識別所選I/O裝置總線尺寸大小的信息，所說的DMA控制器為所選裝置執(zhí)行所說DMA周期。
3.在計算機(jī)系統(tǒng)中使用的直接存儲器存取(DMA)支持機(jī)構(gòu)，它包括通過第一系統(tǒng)總線聯(lián)到系統(tǒng)存儲器的一中央處理單元(CPU);(ⅱ)聯(lián)到所說CPU的第二系統(tǒng)總線;(ⅲ)把所說第二系統(tǒng)總線聯(lián)到外部總線的主橋;(ⅳ)把所說外部總線聯(lián)到標(biāo)準(zhǔn)I/O總線的輸入/輸出(I/O)橋，所說的標(biāo)準(zhǔn)I/O總線具有聯(lián)在它上面的大量的標(biāo)準(zhǔn)I/O裝置;(ⅴ)判優(yōu)邏輯，在判優(yōu)模式中，在竟?fàn)帉λf標(biāo)準(zhǔn)I/O總線進(jìn)行存取的所說的大量的標(biāo)準(zhǔn)I/O裝置中進(jìn)行判優(yōu)，其中在批準(zhǔn)的模式時選中的標(biāo)準(zhǔn)I/O裝置獲準(zhǔn)對所說的標(biāo)準(zhǔn)I/O總線進(jìn)行存取;其特征是DMA支持機(jī)構(gòu)還包括一直接存儲器存取(DMA)控制器，它以所說選中標(biāo)準(zhǔn)I/D裝置的名義執(zhí)行DMA周期，其中數(shù)據(jù)是在所說系統(tǒng)存儲器和所選I/D裝置間傳送而不受所說CPU的干涉;和一直接存儲器存取(DMA)支持邏輯，它能使所說MDA周期通過所說的外部總線被執(zhí)行，所說的DMA支持邏輯包括直接聯(lián)到帶有I/O橋的所說DMA控制器的邊帶信號，所說邊帶信號包括識別所選I/O裝置總線尺寸大小的信息，控制器為所選裝置執(zhí)行所說的DMA周期。
4.權(quán)利要求1或3的系統(tǒng)，其特征是外部總線遵循外部部件互聯(lián)(PCI)結(jié)構(gòu)。
5.權(quán)利要求1或3的系統(tǒng)，其特征是所說DMA控制器駐留在所說外部總線上。
6.權(quán)利要求1或3的系統(tǒng)，其特征是所說DMA控制器駐留在所說第二系統(tǒng)總線上。
7.權(quán)利要求1或3的系統(tǒng)，其特征地;所說的外部總線和所說的第二系統(tǒng)總線具有至少32位的數(shù)據(jù)寬度。
8.權(quán)利要求1或3的系統(tǒng)，其特征是所說的標(biāo)準(zhǔn)I/O總線遵循微通道結(jié)構(gòu)。
9.權(quán)利要求1或3的系統(tǒng)，其特征是所說的標(biāo)準(zhǔn)I/O總線遵循ISA結(jié)構(gòu)。
10.權(quán)利要求1或3的系統(tǒng)，其特征是所說的計算機(jī)系統(tǒng)還包括(ⅰ)駐留在所說第二系統(tǒng)總線并且聯(lián)接所說第二系統(tǒng)總線到外部I/O總線的I/O控制器;(ⅱ)大量聯(lián)到所說外部I/O總線上的外部I/O裝置;和其中所說的DMA控制器以所說外部I/O裝置的名義執(zhí)行DMA周期，其中數(shù)據(jù)在所說系統(tǒng)存儲器和所說外部I/O裝置之間傳送而不受所說CPU的干預(yù)。
11.權(quán)利要求1或3的系統(tǒng)，其特征是當(dāng)所說的判優(yōu)邏輯在判優(yōu)模式時，所說多路傳輸?shù)倪厧盘枅?zhí)行第一功能，而當(dāng)所說判優(yōu)邏輯是在所說的批準(zhǔn)模式時，該邊頻帶信號執(zhí)行第二功能。
全文摘要
DMA支持機(jī)構(gòu)包括以選出的標(biāo)準(zhǔn)I/O裝置的名義執(zhí)行DMA周期的直接存儲器存取(DMA)控制器，和使DMA周期能通過外部總線執(zhí)行的直接存儲器存取(DMA)支持邏輯。DMA支持邏輯包括直聯(lián)到帶有I/O橋的DMA控制器的邊帶信號，邊帶信號包括判別DMA控制器為其執(zhí)行DMA周期的所選取I/O裝置總線大小的信息。
文檔編號G06F13/40GK1098527SQ9410810
公開日1995年2月8日 申請日期1994年5月26日 優(yōu)先權(quán)日1993年5月28日
發(fā)明者N·阿明尼, P·M·布蘭德, B·F·包利, R·G·霍夫曼, T·J·羅曼 申請人:國際商業(yè)機(jī)器公司