專利名稱：：數(shù)字運算電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種數(shù)字運算電路，更具體地，本發(fā)明涉及一種具有錯誤檢測功能的電路。數(shù)字運算電路廣泛地應用于許多領(lǐng)域。在過去的十年里，電子技術(shù)得到迅速發(fā)展，其結(jié)果是增加了集成電路和系統(tǒng)技術(shù)的復雜性。復雜性的增加產(chǎn)生了一些問題，具體地講就是因老化而引起的可靠性降低、操作中的瞬態(tài)故障和制造過程中的生產(chǎn)故障。這些問題隨著電路和系統(tǒng)復雜性的增加和器件尺寸的減小而增加。增加電路復雜性的另一個方面是，對一個復雜電路或系統(tǒng)的所有方面的完全測試也許在經(jīng)濟上是不可能的。因此，這樣的一種電路或系統(tǒng)在制造時就可能會有導致未能識別的錯誤形式。對于一些安全要求嚴格的應用，諸如航空器系統(tǒng)，檢測電路錯誤變得越來越重要。檢測錯誤的一些方法是公知的，諸如象在“錯誤檢測和錯誤校正碼”(“ErrorDetectingandErrorCorrectingCodes”)，RWHamming，DellsystemsTechnicalJournal，Vol29No1pp147-160，1950年1月中描述的海明(Hamming)碼的應用。海明碼是奇偶檢驗碼，它適用于檢驗數(shù)據(jù)的傳輸和存儲。但是，它們有一個嚴重的缺點，這就是它們不能在運算操作中保留，因而不能用于運算電路?？朔嘘P(guān)在運算操作中保留的限制的編碼見“錯誤檢測碼，自校驗電路和應用”(“ErrorDetectingCode，Self-CheckingCircuitsandApplications”)，JWalkerly，Elserier，NorthHollandInc，1978。一個簡單的例子就是所謂的AN碼。其中，輸入數(shù)據(jù)字乘以一個外加的被乘數(shù)。因此，不是此被乘數(shù)的倍數(shù)的輸出可以認為含有錯誤。所有的運算碼都需要附加電路以實現(xiàn)原始編碼和錯誤檢驗。而且，由于編碼后的數(shù)據(jù)字比未編碼時長，因此需要更多的硬件以實現(xiàn)其運算功能。對于錯誤檢測，也曾采用時間冗余方法。與執(zhí)行所需操作的正常時間相比，這些時間冗余方法需要額外的處理時間。因此，如果一個操作在沒有錯誤檢測時需要一個時間單元來完成，那么在一個采用時間冗余的錯誤檢測系統(tǒng)中，此操作可能需要兩個或多個時間單元來實現(xiàn)。Patel和Fung已經(jīng)提出了一個時間冗余的例子(“ConcurrentErrorDetectioninALU’sbyRecomputingwithshiftedOperand”，JHPatelandLYFung，IEEETrans。OnComputers，Volc-31，pp589-595，July1982)。它包括兩次計算一給定的結(jié)果，而同時在第一次和第二次計算之間對操作數(shù)的比特位進行移位。在重新對齊兩個輸出結(jié)果后，由硬件引起的任何錯誤將表現(xiàn)在所述兩個輸出結(jié)果中的不同位置上，因而可被檢測到。這種方法可用于諸如算術(shù)邏輯單元(ALU)等的電路，前述ALU電路可以以模塊的形式構(gòu)成，而且在各模塊之間幾乎沒有或者沒有連通性。其缺點是需要額外的硬件模塊以處理所述的被移位的操作數(shù)。THChen等人的方法(“DesignofconcurrentError-DetetableVLSI-BasedArrayDividers”，THChen，LGChen，YSChang，ProcIEEEInternationalConferenceonComputerDesign(ICCD)，1992)利用電路的規(guī)則性而將一個電路分成兩個相等的部分，其中每一部分僅執(zhí)行所需計算的一半。然后，每一部分電路被使用兩次以產(chǎn)生兩個完整的結(jié)果，而在沒有錯誤時，這兩個完整的結(jié)果應該是相等的。但是，這種方法僅限于具有能夠分開執(zhí)行計算功能的規(guī)則性的電路。本發(fā)明的一個目的是提供一種具有錯誤檢測功能的數(shù)字運算電路的可供選擇的結(jié)構(gòu)。本發(fā)明提供了一種數(shù)字運算電路，包括用于提供至少一個輸入操作數(shù)到所述電路中的裝置，其特征在于此電路包括(i)用于把輸入到所述電路的至少一個操作數(shù)進行反相的裝置，以及(ii)一種裝置，用于從被反相和未反相的操作數(shù)所產(chǎn)生的電路輸出獲得一比較值，以便提供在電路操作中的錯誤產(chǎn)生或未產(chǎn)生的一個指示。根據(jù)本說明書的目的，術(shù)語“操作數(shù)”定義為一個帶符號的二進制數(shù)，本發(fā)明的數(shù)字運算電路對所述的二進制數(shù)執(zhí)行一個運算操作。本發(fā)明適用于其符號隱含于比特表達式中的那些操作數(shù)，即這些操作數(shù)沒有表示符號的附加位。因此，本發(fā)明適應于采用補碼表示的系統(tǒng)，例如2的補碼表示。術(shù)語“反相”(inverting)，對于一個操作數(shù)來說，“反相”意味著改變一個數(shù)的符號而保持其大小不變。對于一個二的補碼數(shù)，就是將此數(shù)的所有位分別相應地從0或1改變到1或0，并且對產(chǎn)生的結(jié)果加1。術(shù)語“反相”(inverted)和“未反相”(non-inverted)可由此得到解釋。本發(fā)明具有的優(yōu)點是，它提供了一種用于運算電路中的錯誤檢測的裝置，與現(xiàn)有技術(shù)中的電路相比，此裝置能夠簡單地實現(xiàn)。輸入操作數(shù)被兩次提供給本發(fā)明的電路并在第二次應用中被反相。當這兩個輸出結(jié)果由比較裝置比較時，此反相使錯誤能夠被檢測。本發(fā)明提供了檢測由永久的和瞬態(tài)的電路故障所引起的錯誤的能力，前述的故障改變了一個電路節(jié)點處的邏輯值。本發(fā)明也能夠檢測多個錯誤。本發(fā)明可用于現(xiàn)有的數(shù)字信號處理(DSP)電路，并且也可用于自測試應用。本發(fā)明的數(shù)字運算電路可以提供一個能指示電路中錯誤的位置的輸出值。當故障位置已被確定時，糾錯將易于進行。在本發(fā)明的一個優(yōu)選實施例中，當電路中沒有故障時從所述比較裝置產(chǎn)生一個零輸出。而一個非零輸出表示存在一個錯誤。在另一個實施例中，本發(fā)明包含至少兩個相同的數(shù)字運算電路，其中的一個對所述的操作數(shù)執(zhí)行一個操作，而另一個對所述的被反相的操作數(shù)執(zhí)行一個并發(fā)的操作。現(xiàn)在，本發(fā)明將結(jié)合附圖進行描述，其中圖1是本發(fā)明的一個數(shù)字運算電路；圖2是圖1所示電路操作的時序圖；圖3是乘法器—累加器形式的本發(fā)明的數(shù)字運算電路的另一個實施例；圖4是圖3中的電路的一個單元；圖5是圖3所示電路在錯誤檢測中的一些例子。參照圖1，圖1顯示了本發(fā)明的數(shù)字運算電路的一個方框圖，此電路總體上被標示為10。電路10接收圖1中沒有示出的兩個輸入數(shù)A和B，這兩個數(shù)為二的補碼數(shù)，并且電路10將A和B相加而產(chǎn)生一個輸出即二的補碼和數(shù)S。A和B都為四位數(shù)，其相應的位分別是a0至a3和b0至b3。一般地，A和B相應地具有位ai和bj(i＝0-3，j＝0-3)，其中i＝0和j＝0分別表示最低有效位(Lsb)，而i＝3和j＝3分別表示最高有效位(msb)。和數(shù)S是一個五位數(shù)，其相應位為s0至s4；通常，S具有位sk，其中k＝0和k＝4分別表示S的Isb和msb。由于兩個四位數(shù)A和B相加可能產(chǎn)生一個進位位，因此S有第5位s4。數(shù)A和B分別在標示為12、14、16、18和20、22、24、26的輸入線上輸入到電路10，其中所有的這些輸入線都連接到一反相電路28。反相電路28有一允許輸入端30。當反相電路28從允許輸入端30接收到的一輸入信號為高電平時，它將產(chǎn)生輸出-A和-B，即它將使數(shù)A和B反相。A和B的符號的反相通過將相應的每一位a和b分別反相并對結(jié)果各自加1來實現(xiàn)。當所述允許輸入信號為低電平時，所述反相電路28的輸出為A和B，即數(shù)A和B經(jīng)過所述反相電路28傳輸時沒有對其執(zhí)行任何操作。反相電路28的輸出位a0、a1、a2、a3和b1、b2、b3、b4分別輸出到線32、34、36、38和40、42、44、46上。線32-38和40-46將反相電路28連接到加法電路48。加法電路48是一個二進制行波加法器，此加法器將二的補碼數(shù)A和B，或者它們的反相形式-A和-B相加而產(chǎn)生一個二的補碼結(jié)果。加法電路48的輸出位s0、s1、s2、s3和s4分別輸出到線50、52、54、56和58上。輸出線50-58將加法電路48連接到一組時鐘觸發(fā)鎖存器60，其中每條線分配一個鎖存器。當時鐘信號為高電平時，這些鎖存器60將其內(nèi)容傳送到輸出線62、64、66、68和70，而當時鐘信號為低電平時，這些鎖存器端保持那些信號值。一組分開的輸出線72、74、76、78和80分別取自輸出線50-58。當所述反相器28已經(jīng)被允許輸入端30起動時，這些輸出線傳送來自加法電路48的輸出位s0至s4。因此，當電路48輸出-A和-B的和數(shù)時，線50-58的輸出分別被傳送到線72-80上。輸出線62-70和72-80連接到一比較電路82。由這些輸出線傳送的比特分別是來自鎖存器60的比特和來自加法器電路48的比特。比較電路82比較相應的位并產(chǎn)生一個5比特的輸出，r0、r1、r2、r3和r4。這些比特輸出到線84、86、88、90和92上。輸出線84-92連接到具有一允許輸入端96的鎖存器94。此鎖存器94具有5條輸出線98、100、102、104和106。當允許輸入端96為高時，此鎖存器94接收線84-92上的比特并輸出到線98-106上，而當允許輸入端為低時則保留它們?，F(xiàn)在將參照圖2的時序圖來描述電路10的操作。在一個周期的開始，在時刻t＝0時，輸入數(shù)A和B輸入到輸入線12至18和20至26上。它們在這些線上保持兩個時鐘周期，即直到時刻t＝4。由于在此時刻所述反相電路28沒有被輸入端30啟動，因此，數(shù)A和B未經(jīng)反相地通過反相電路28而傳送。因此，數(shù)A和B分別在線32-38和40-46上輸入到加法器電路48。加法器電路45計算和數(shù)S1＝A+B，并且此結(jié)果輸出到線50-58上。在時鐘信號t＝1時，在線50-58上的和數(shù)S1的值存儲在鎖存器60中。因此，在線62-70上的鎖存器60的輸出保持等于線50-58上的輸入S1直至在t＝3時的下一個時鐘信號為止。在時刻t＝2，反相電路28的允許輸入端30的反相信號變成高電平，因而啟動反相器電路28。然后反相器電路28產(chǎn)生數(shù)-A和-B，它們分別輸出到線32-38和40-46上。然后加法器電路48計算和數(shù)S2＝(-A)+(-B)，此和數(shù)輸出到線50-58上，并且因而輸出到與線50-58相連接的線72-80上。結(jié)果是，在時刻t＝2和t＝3之間，比較電路82具有的輸入為線62-70上的S1和線72-80上的S2。比較電路82通過將和數(shù)S1和S2相加而比較它們，即，此比較電路為一加法器電路，而其結(jié)果輸出到線84-92。在時刻t＝2和t＝3之間，在鎖存器94的允許輸入端96上的信號變?yōu)楦唠娖?。因此，S1和S2的比較結(jié)果輸出到線98-106上并且在時刻t＝3和t＝4之間保持在這些線上。電路10以下述的方法檢測在其操作中的錯誤。如果電路10在操作時沒有錯誤，那么在線98-106每一個上的輸出都為零。這是因為，比較電路82把S1和S2相加，它等價于將(A+B)和((-A)+(-B))相加，其結(jié)果等于零。然而，如果在電路10中存在錯誤，那么，比較電路82的一個或多個輸出位就可能為1。通常，在通過電路10的第一趟操作結(jié)束時，即在A和B被反相之前的時刻t＝2時，鎖存器的輸出為S1＝A+B+e′(1)其中e′是由第一趟操作的錯誤引起的一個值，當沒有錯誤時e′為</tables></tables>電路的第二趟操作中產(chǎn)生了一個錯誤，但是在第一趟操作期間沒有產(chǎn)生錯誤，因為在第一趟操作中b1已經(jīng)具有值1。對這兩趟操作結(jié)果的比較在輸出線98-106上產(chǎn)生了一個非零的結(jié)果00010，這表示錯誤已經(jīng)產(chǎn)生。例3-位a0保持為0第一趟操作第二趟操作比較例3顯示了傳送位a0的線固定為1時的影響。這使得在兩次通過電路10操作期間都產(chǎn)生了一個錯誤。這兩趟操作結(jié)果的比較也在輸出線98-106上產(chǎn)生了一個非零的結(jié)果11110，它表示產(chǎn)生了錯誤。例4-加法器48的進位位固定為0在這個例子中，由a1和b1相加產(chǎn)生的進位位以及a0和b0相加的任意進位都保持為0。第一次傳送第二次傳送比較僅僅在第一趟操作中引起了一個錯誤，同樣，其非零的比較結(jié)果表示產(chǎn)生了一個錯誤。由上可見，例2、3和4中的所有錯誤在S1和S2的比較中產(chǎn)生不同的結(jié)果。因此，當一個錯誤發(fā)生時，其所導致的比較值就能夠提供在電路10中的錯誤位置的指示。參照圖3，顯示了一個本發(fā)明的數(shù)字運算電路的示意圖，其形式為二的補碼乘法器—累加器電路，整個電路被標示為210。電路210接收二的補碼數(shù)X、Y和Z作為輸入，并且產(chǎn)生一輸出P，這里的P＝XY+Z。數(shù)X、Y和Z為四位二的補碼數(shù)，它們分別為位x0至x3、y0至y3和z0至z3。P是一個由位P0至P7表示的八位二的補碼數(shù)。電路210包含由圓圈表示的四行乘法器—加法器單元212，每行有四個這樣的單元。單元212也安排成四列。這些單元具有表示其行和列位置的下標i，j；即，單元212ij是第i列中的第j個單元(i＝0-3，j＝0-3)。列索引i以從右到左的方向遞增，因而單元212oj(j＝0-3)是最右邊的單元。同樣地，行索引j以從上到下的方向遞增，因而單元212io(i＝0-3)是最上面的單元。這些列都是斜的，使得單元212ij位于單元212i+1，j-1的下面，即，行i的一個單元從相同列中的行i-1上的單元位置向左移動一個單元。單元212由諸如x的連接連到其相應列的鄰元，并且由諸如y的連接連到其行的鄰元。它們還由諸如s的連接連到在次最高行中的鄰元。例如，單元21222由連接s31連到單元21231。為了減少圖示的復雜性而沒有列出所有的x、y、z的各種連接。一個進位輸入，進位j輸入到每行的最右單元212oj。對于行j＝0，1和2，這個輸入的值為0，而對于行j＝3，其值為1。在每一行中的每個單元都有一個諸如c11的進位連接連到其在此行中的相鄰的單元212。另外，單元21230、21331和21232具有連到在相同列i＝3中的次低單元212的進位連接c30、c31和c32，即，前述的那些連接是連到單元21231、21232和21233的。單元21233具有一進位連接c33連到一個半加器214。半加器214具有一個設(shè)置為1的輸入216。電路210有8個輸出。每個輸出是二的補碼輸出P中的一位。它們由線p0至p7表示。線p0至p3從單元21200、21201、21202和21203輸出；即，它們從列i＝0中的各個單元輸出。輸出p4至p6從單元21213、21223和21233輸出，即，它們從列j＝1，2，3中的各單元212輸出。輸出p7是所述半加器214的一個輸出。在所述頂行即j＝0中的各單元212接收對應于二的補碼數(shù)x的輸入，而z則輸入到對應于各個位標識的單元212io中。例如，位x2和z2輸入到單元21220。同樣地，位x1和a1輸入到單元21210。在最右列即i＝0中的單元接收對應于二的補碼數(shù)Y的輸入。y0至y3中的每一位輸入到對應于各個位標識的單元212oj。例如，位y1和y2輸入到單元21201和21202。參照圖4，顯示了一個諸如212ij的單元的邏輯和連接的示意圖。每個單元212ij有兩個部件一個與門300和一個全加器302。諸如300的每個與門有兩個輸入來自斜線x的一個輸入和來自線y的一個橫向輸入。線x從單元212i，j-1到達單元212i，j+1而對單元212ij構(gòu)成一個列貫通互連(throug-interconnection)。同樣地，線y從單元212i-1，j通至單元212i+1，j而對單元212i，j構(gòu)成一個行貫通互連。因此，在線x和y上的比特同時傳送到在其相應的列和行中的所有單元212。加法器302接收來自上方的一個和數(shù)輸入和一個由與門300的輸出構(gòu)成的第二輸入。它還從右邊的c上接收一個進位位并產(chǎn)生一個進位位輸出到左邊的c′上。線x和y提供來自數(shù)X和Y的各個位。每個與門300對連到其上的x和y線上的比特作“與”運算。它產(chǎn)生一個這些比特的部分積并輸出到全加器302，此全加器302從線s接收第二輸入并且從進位線c接收第三輸入。對于在j＞0的那些行中的單元212，輸入線s連接到單元212i，j并從其斜上方的相鄰單元212i+1，j-1中提供一相應的位。進位線c從相同行中的單元212i-1，j中提供一個進位位。全加器的進位輸出c′提供一個進位位到位于此行中存在的下一個單元212i+1，j。其和數(shù)輸出s′提供一個部分和而作為下一個單元212i-1，j+1的輸入。送到單元21230的輸入比特z3被反相。這是因為它是二的補碼數(shù)Z的最高有效位并且具有一個負權(quán)(negativeweight)。單元21230、21231、21232、21223、21213和21203具有代替與門300的與非門(未示出)。這是因為，這些單元212包括諸如x3的符號位與非符號位的交互作用并且產(chǎn)生具有負權(quán)的部分積。用與非門代替與門300可在全加器302做加法之前對所述的部分積進行反相?，F(xiàn)在描述電路210的操作。如前所述，對應于數(shù)X的比特x0至x3通過頂行上相應的單元212io輸入到電路210。比特y0至y3通過電路210右側(cè)的單元212oj輸入。如前所述，比特x0至x3還通過單元212的互聯(lián)而傳送到相應輸入列中的其余單元。同樣地，如前所述，比特y0至y3也傳送到相應輸入行中的其余單元。因此，數(shù)X的每一位都在其輸入列的單元212中與數(shù)y的每一位形成一個部分積。例如，比特x2在單元21220中與y0、在單元21221中與y1、在單元21222中與y2、在單元21223中與y3都分別形成一個部分積。如前所述，對應于數(shù)Z的比特z0至z3通過相應的頂行單元212io也輸入到電路210。在單元212io中，z0至z3的每一位都在諸如302的全加器中加到來自比特y0對x0至x3的部分積中。由上可知，電路210的功能是將數(shù)x和y相乘，從而在單元212中形成部分積。然后加上第三個數(shù)Z。所述各個部分積在單元212中求和，其流程順序是在諸如s′的輸出線上從頂至下。如前所述，最后的乘積是出現(xiàn)在輸出線p0至p7上的值P＝XY+Z。現(xiàn)在描述在電路210中的錯誤檢測。圖5顯示了電路210操作的三個例子。為清晰起見，單元標識沒有注明。在每個單元圓圈中的數(shù)對應于在此單元中計算的部分積。在這些單元的水平輸出線上的數(shù)是相應單元的進位輸出值；而在其垂直輸出線上的數(shù)是對應于s′的部分和的比特輸出。圖5的例子用下面的操作數(shù)值來說明所述電路的操作X＝6(0110)，Y＝-4(1100)，Z＝-7(1001)。電路的輸出P的值為P＝11100001。為了錯誤檢測，需要產(chǎn)生值-P。為了實現(xiàn)這一點，輸入操作數(shù)x和z被反相，但y不反相?？商鎿Q的方法是，Y和Z被反相而X不變。用于P的反相的操作數(shù)值如下-X＝-6(1010)，Y＝-4(1100)、-C＝7(0111)。例1說明了電路210沒有錯誤時的操作。在這個例子中輸出-P等于00011111。P和-P相加產(chǎn)生的和數(shù)為00000000，它表示沒有產(chǎn)生錯誤。例2說明了電路210在單元21211中有一個錯誤時的操作。這里的部分積固定為1。這使得在輸出中P為11100101。在第二趟電路的操作中，由于操作數(shù)被反相，因此，輸出P為00100011。因此，P和-P的和等于00001000。由于此和數(shù)為非零，因此它表示已經(jīng)產(chǎn)生了一個錯誤。例3說明了兩個錯誤同時產(chǎn)生時的影響。這里，z0在輸入時固定為0，而輸出p6固定為1。因z0固定為0而產(chǎn)生的錯誤在兩趟操作中都引起一個錯誤，而p6固定為1僅在第二趟操作中引起一個錯誤。其結(jié)果是，在第一趟操作中輸出P為11100000，而在第二趟操作中輸出-P為01011110。P和-P的和數(shù)為00111110，也表示產(chǎn)生了錯誤。如同電路10，對未加改變的操作數(shù)和然后經(jīng)反相的操作數(shù)的輸出相加后所得和數(shù)為非零這一情況提供了出現(xiàn)故障的一個指示。此外，和數(shù)的實際值還可能提供故障位置的一個指示。如同電路10，其錯誤檢測由時間冗余，即由經(jīng)過一個電路的兩趟操作來實現(xiàn)。采用硬件冗余來實現(xiàn)錯誤檢測也是可能的，即，用兩個或多個諸如210的電路來對被反相的操作數(shù)計算-P。這將使得在不損失處理時間的條件下實現(xiàn)錯誤檢測。所述的錯誤檢測方法可以用于具有多個操作數(shù)且其中至少一個可被反相的任意電路中。此錯誤檢測方法也可用于采用帶符號二進制數(shù)表示(SBNR)的電路中。在無錯誤操作中，本發(fā)明也可提供一非零的和值。例如，表示對一輸入操作數(shù)x的遞增的一個電路的輸出Y將由Y＝X+1給出。在第二趟操作時把X反相將產(chǎn)生一輸出Y＝-X+1。對第一和第二趟操作輸出進行比較在無錯該操作時會產(chǎn)生一個等于2的和數(shù)S＝(X+1)+(-X+1)。在此例中，當其比較值是2以外的一個數(shù)時，電路操作中的一個錯誤就被檢測到。權(quán)利要求1.一種數(shù)字運算電路，包括用于提供至少一個輸入操作數(shù)到所述電路(10)的輸入裝置(12-18)，其特征在于所述電路(10)包括i)用于把輸入到電路(10)的至少一個操作數(shù)進行反相的裝置(28)，以及ii)裝置(82)，用于根據(jù)從被反相和未反相的操作數(shù)所產(chǎn)生的電路輸出(98-106)獲得一比較值，從而提供在電路操作中的錯誤產(chǎn)生或未產(chǎn)生的一個指示。2.一種數(shù)字運算電路，包括用于向其提供至少一個輸入操作數(shù)的輸入裝置(12-18)，其特征在于所述電路(10)包括i)用于把輸入到電路(10)的至少一個操作數(shù)進行反相的裝置(28)，以及ii)比較裝置(82)，用于比較對應于被反相和未反相操作數(shù)的電路輸出信號，以便提供在電路操作中錯誤的產(chǎn)生或未產(chǎn)生的一個指示。3.根據(jù)權(quán)利要求1或2所述的電路，其特征在于，在用另一個相同的電路計算未反相操作數(shù)的同時，它被安排對被反相的操作數(shù)計算電路輸出信號。4.根據(jù)權(quán)利要求1或2的電路，其特征在于，它被安排成在不同的時刻產(chǎn)生被反相的操作數(shù)的輸出和未反相操作數(shù)的輸出。5.根據(jù)前述任一權(quán)利要求的電路，其特征在于，此電路被安排成響應在電路操作中出現(xiàn)的錯誤而提供一非零比較值。6.根據(jù)權(quán)利要求2至5中任意一項要求的電路，其特征在于，所述的輸入裝置(12-26)提供至少兩個輸入操作數(shù)。7.根據(jù)前述任一權(quán)利要求的電路，其特征在于，其中的輸入操作數(shù)為二的補碼的數(shù)。8.根據(jù)權(quán)利要求7的電路，其特征在于，所述電路被安排成將所述的輸入操作數(shù)相加。9.根據(jù)權(quán)利要求7的電路，其特征在于，此電路是一個乘法器—累加器電路(212)。10.根據(jù)權(quán)利要求2～9中任意一項要求的電路，其特征在于，所述的比較裝置提供電路中錯誤位置的指示。11.根據(jù)前述任一權(quán)利要求的電路，其特征在于，此電路可用于帶符號的二進制數(shù)表示(SBNR)的操作。12.一種在數(shù)字運算電路(10)的操作中檢測錯誤的方法，包括下列步驟(i)向所述電路(10)提供至少一個輸入操作數(shù)；(ii)把所述的至少一個輸入操作數(shù)反相；以及(iii)比較由被反相和未反相的操作數(shù)所產(chǎn)生的電路輸出以提供一比較值，此比較值指示在電路操作中出現(xiàn)一個或多個錯誤或未出現(xiàn)錯誤。13.一種用于在電路操作中檢測錯誤的數(shù)字運算電路。全文摘要一種數(shù)字運算電路(10)，包括一反相電路(28)，此反相電路連接到一個要檢測出其中錯誤的數(shù)字電路(48)。輸入到電路(10)的一個操作數(shù)在第一操作中產(chǎn)生一輸出結(jié)果并存儲于一比較電路(82)中。此操作數(shù)在電路(10)的操作的第二周期中由反相電路(28)反相，并且其輸出結(jié)果由比較電路(82)與來自第一操作的結(jié)果進行比較。來自此比較的一個非零結(jié)果表示在電路(10)的操作中產(chǎn)生了一個或多個錯誤。文檔編號G06F7/544GK1163007SQ9519618公開日1997年10月22日申請日期1995年9月11日優(yōu)先權(quán)日1995年9月11日發(fā)明者R·A·埃文斯申請人:英國國防部