一種芯片設(shè)計(jì)階段可靠性評估方法和裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及芯片設(shè)計(jì)和產(chǎn)品可靠性評估技術(shù)領(lǐng)域，具體地，涉及一種芯片設(shè)計(jì)階段可靠性評估方法和裝置。
【背景技術(shù)】
[0002]隨著CMOS的特征尺寸已經(jīng)進(jìn)入了深亞微米階段，其元器件密度、工作速度以及集成電路規(guī)模逐漸增加，集成電路的能耗密度越來越大，導(dǎo)致片上溫度越來越高，從而帶來的發(fā)熱問題對集成電路的影響也日益嚴(yán)重。集成電路的功耗密度和工作溫度的提高必然造成集成電路性能和可靠性的降低。對于復(fù)雜的芯片如何能夠?qū)ζ溟L期工作的可靠性進(jìn)行評估就成為一個(gè)重要的問題。
[0003]當(dāng)工藝特征較小時(shí)候(制造工藝<45nm)芯片的功耗和可靠性之間的矛盾就越發(fā)的尖銳，傳統(tǒng)的設(shè)計(jì)流程先設(shè)計(jì)后可靠性，可靠性失效再修改版圖，如此反復(fù)直到產(chǎn)品開發(fā)成功?；趥鹘y(tǒng)的設(shè)計(jì)流程已經(jīng)大大不能滿足產(chǎn)品開發(fā)的需求，建立芯片在設(shè)計(jì)階段失效評估的方法能大大的縮短產(chǎn)品的開發(fā)周期。
[0004]隨著CMOS的特征尺寸已經(jīng)進(jìn)入了深亞微米階段，其元器件密度、工作速度以及芯片規(guī)模逐漸增加，芯片的能耗密度越來越大，導(dǎo)致片上溫度越來越高，將會造成芯片可靠性惡劣退化，繼而嚴(yán)重影響芯片整體性能。然而，智能電網(wǎng)終端設(shè)備一般安裝于室外，其核心芯片不可避免會遭受超高/低溫、鹽霧、高濕度、強(qiáng)電磁輻射等惡劣自然環(huán)境的影響，這對電力工業(yè)級芯片在保障其24小時(shí)不斷電穩(wěn)定運(yùn)行10年以上的高可靠性要求而言，將會面臨巨大的挑戰(zhàn)。

【發(fā)明內(nèi)容】

[0005]為了解決現(xiàn)有技術(shù)中存在的無法對芯片設(shè)計(jì)階段進(jìn)行可靠性評估的技術(shù)問題，本發(fā)明提出了一種芯片設(shè)計(jì)階段可靠性評估方法和裝置。
[0006]本發(fā)明的芯片設(shè)計(jì)階段可靠性評估方法，包括:
[0007]根據(jù)確定的芯片功能劃分功能模塊，并根據(jù)所述功能模塊的需求進(jìn)行網(wǎng)表設(shè)計(jì)；
[0008]根據(jù)BS頂器件模型對所述網(wǎng)表進(jìn)行前仿真，當(dāng)前仿真結(jié)果滿足所述功能模塊的需求時(shí)，進(jìn)行版圖繪制；
[0009]在版圖繪制完成后，提取布線后的寄生的電容和電阻，根據(jù)BS頂器件模型對提取后的網(wǎng)表進(jìn)彳丁后仿真；
[0010]當(dāng)后仿真結(jié)果滿足所述功能模塊的需求時(shí)，根據(jù)預(yù)先建立的老化BS頂器件模型再次進(jìn)行仿真；
[0011]當(dāng)再次仿真結(jié)果滿足所述功能模塊的需求時(shí)，則進(jìn)行制版流片。
[0012]本發(fā)明的芯片設(shè)計(jì)階段可靠性評估方法，基于傳統(tǒng)的器件老化方法和現(xiàn)有工業(yè)標(biāo)準(zhǔn)的BS頂器件模型，將兩者相互結(jié)合起來，在芯片設(shè)計(jì)階段就能評估出芯片的壽命；與傳統(tǒng)的開發(fā)流程相比較，可以大大的縮小產(chǎn)品的開發(fā)周期，減少修改光刻板的次數(shù)，進(jìn)而降低開發(fā)成本。
[0013]本發(fā)明的芯片設(shè)計(jì)階段可靠性評估裝置，包括:
[0014]網(wǎng)表設(shè)計(jì)模塊，用于根據(jù)確定的芯片功能劃分功能模塊，并根據(jù)所述功能模塊的需求進(jìn)行網(wǎng)表設(shè)計(jì)；
[0015]前仿真模塊，用于根據(jù)BS頂器件模型對所述網(wǎng)表進(jìn)行前仿真，當(dāng)前仿真結(jié)果滿足所述功能模塊的需求時(shí)，進(jìn)行版圖繪制；
[0016]后仿真模塊，用于在版圖繪制完成后，提取布線后的寄生的電容和電阻，根據(jù)BS頂器件模型對提取后的網(wǎng)表進(jìn)行后仿真；
[0017]再次仿真模塊，用于當(dāng)后仿真結(jié)果滿足所述功能模塊的需求時(shí)，根據(jù)預(yù)先建立的老化BS頂器件模型再次進(jìn)行仿真；
[0018]制版流片模塊，用于當(dāng)再次仿真結(jié)果滿足所述功能模塊的需求時(shí)，則進(jìn)行制版流片。
[0019]本發(fā)明的芯片設(shè)計(jì)階段可靠性評估裝置，基于傳統(tǒng)的器件老化方法和現(xiàn)有工業(yè)標(biāo)準(zhǔn)的BS頂器件模型，將兩者相互結(jié)合起來，在芯片設(shè)計(jì)階段就能評估出芯片的壽命；與傳統(tǒng)的開發(fā)流程相比較，可以大大的縮小產(chǎn)品的開發(fā)周期，減少修改光刻板的次數(shù)，進(jìn)而降低開發(fā)成本。
[0020]本發(fā)明的其它特征和優(yōu)點(diǎn)將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實(shí)施本發(fā)明而了解。本發(fā)明的目的和其他優(yōu)點(diǎn)可通過在所寫的說明書、權(quán)利要求書、以及附圖中所特別指出的結(jié)構(gòu)來實(shí)現(xiàn)和獲得。
[0021]下面通過附圖和實(shí)施例，對本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。
【附圖說明】
[0022]附圖用來提供對本發(fā)明的進(jìn)一步理解，并且構(gòu)成說明書的一部分，與本發(fā)明的實(shí)施例一起用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的限制。在附圖中:
[0023]圖1為本發(fā)明實(shí)施例一的方法流程圖；
[0024]圖2為本發(fā)明實(shí)施例二的方法流程圖；
[0025]圖3為本發(fā)明實(shí)施例三的方法流程圖；
[0026]圖4為本發(fā)明實(shí)施例四的裝置結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0027]下面結(jié)合附圖，對本發(fā)明的【具體實(shí)施方式】進(jìn)行詳細(xì)描述，但應(yīng)當(dāng)理解本發(fā)明的保護(hù)范圍并不受【具體實(shí)施方式】的限制。
[0028]為了解決現(xiàn)有技術(shù)中存在的無法對芯片設(shè)計(jì)階段進(jìn)行可靠性評估的技術(shù)問題，本發(fā)明提出了一種芯片設(shè)計(jì)階段可靠性評估方法和裝置。為了能研發(fā)出高可靠性的電力級工業(yè)芯片，基于如圖1所示的傳統(tǒng)的芯片開發(fā)流程，提出了一種老化BS頂(Berkeleyshort-channel IGFET model，伯克利短溝道絕緣柵場效應(yīng)晶體管模型)器件模型的方法，將該老化BS頂器件模型用于芯片設(shè)計(jì)階段的仿真，以此建立芯片壽命預(yù)測系統(tǒng)，在芯片設(shè)計(jì)階段就可以完成芯片壽命的評估，即如圖2所示。
[0029]BS頂器件模型是由美國加利福尼亞州伯克利分校開發(fā)的，用于測試電路仿真和CMOS技術(shù)發(fā)展(CMOS technology development)的一種基于物理的，具有精確性、可升級性、健壯性、語言性等特點(diǎn)的軟件模擬系統(tǒng)，能提供標(biāo)準(zhǔn)電路的直流分析，瞬時(shí)分析，交流分析等數(shù)據(jù)。BS頂器件模型是測試電路仿真的一種工業(yè)標(biāo)準(zhǔn)，并得到了 EIA Compact Modelcouncil (CMC)的支持。CMC是包含多達(dá)20個(gè)知名企業(yè)的聯(lián)合組織，其中包括IBM、Intel、T1、Motorola、AMD、Philips 等知名 IT 企業(yè)。
[0030]BS頂器件模型是一個(gè)成熟的工業(yè)標(biāo)準(zhǔn)仿真模型，在襯底電阻網(wǎng)絡(luò)、隧穿電流、飽和電流原理和應(yīng)力模型等方面有一系列的功能增強(qiáng)以支持技術(shù)進(jìn)步的需求。
[0031]實(shí)施例一
[0032]如圖1所示，傳統(tǒng)的芯片開發(fā)流程包括:
[0033]步驟101:首先要進(jìn)行芯片的市場調(diào)研，確定芯片的功能，根據(jù)芯片的功能劃分功能模塊；依據(jù)定義好的功能模塊的功能進(jìn)行電路的網(wǎng)表設(shè)計(jì)，在電子設(shè)計(jì)自動化中，網(wǎng)表(netlist)，或稱連線表，是指用基礎(chǔ)的邏輯門來描述數(shù)字電路連接情況的描述方式。
[0034]步驟102:將BS頂器件模型導(dǎo)入網(wǎng)表中進(jìn)行電路的仿真，此步驟為前仿真；根據(jù)BS頂器件模型對網(wǎng)表設(shè)計(jì)階段的電路進(jìn)行仿真的步驟為芯片設(shè)計(jì)領(lǐng)域的公知常識，在相關(guān)工業(yè)標(biāo)準(zhǔn)中有詳細(xì)描述，在此不再贅述。
[0035]步驟103:判斷前仿真結(jié)果是否能滿足功能模塊的需求，如果能則轉(zhuǎn)入步驟104 ;如果不能則返回步驟101，修改電路網(wǎng)表進(jìn)而再次仿真，直到能夠滿足所定義的功能模塊的需求。
[0036]步驟104:進(jìn)行版圖繪制，即根據(jù)網(wǎng)表的連接關(guān)系、電流、功耗等邊界條件繪制版圖。
[0037]步驟105:在版圖繪制完成后，提取布線后的寄生的電容和電阻；
[0038]步驟106:根據(jù)BS頂器件模型對提取后的網(wǎng)表進(jìn)行再次仿真，此步驟稱為后仿真；后仿真與前仿真的操作步驟類似，區(qū)別主要在于仿真的時(shí)間節(jié)點(diǎn)不同。