用于單端信號均衡的裝置的制造方法
【專利摘要】本實用新型涉及一種用于單端信號均衡的裝置，包括第一電路和第二電路。第一電路可被配置為(i)接收在耦合到存儲器通道的數(shù)據(jù)總線的單端線路上攜帶的輸入值的序列，(ii)將輸入值的所述序列的前一輸入值限幅，以生成前一輸出值，(iii)將輸入值的所述序列的當(dāng)前輸入值限幅，以生成當(dāng)前輸出值，及(iv)在差分線路上呈現(xiàn)所述當(dāng)前輸出值。在輸入值的所述序列中前一輸入值一般在所述當(dāng)前輸入值前面。第二電路可被配置為基于抽頭系數(shù)值解碼所述前一輸入值，以生成適于減小在所述當(dāng)前輸入值中由所述前一輸入值引起的符號間干擾的多個反饋值。
【專利說明】
用于單端信號均衡的裝置
技術(shù)領(lǐng)域
[0001]本申請一般涉及信號均衡，并且更具體地，涉及用于實現(xiàn)利用可編程的1-抽頭決定反饋均衡器的單端信號均衡的方法和/或裝置。
【背景技術(shù)】
[0002]DDR4 SDRAM(第四代雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器)的常規(guī)接口以高達(dá)3.2千兆位每秒的數(shù)據(jù)率操作。通道降級會在接口的接收器側(cè)造成可以被閉合的數(shù)據(jù)眼。印刷電路板跡線的介電和電阻損耗促成通道降級。跡線呈現(xiàn)依賴頻率的衰減，這會造成脈沖頻散和符號間干擾(ISI)。來自連接器并經(jīng)由信號路徑中的柱腳的阻抗不連續(xù)引起反射，這會生成更多ISI并進(jìn)一步降低信噪比。隨著DDR4 SDRAM的數(shù)據(jù)率提高，通道損耗和反射變得顯著。
[0003]期望實現(xiàn)利用可編程的1-抽頭決定反饋均衡器的單端信號均衡。
【實用新型內(nèi)容】
[0004]本實用新型涉及用于單端信號均衡的裝置，包括第一電路和第二電路。第一電路被配置為(i)接收在耦合到存儲器通道的數(shù)據(jù)總線的單端線路上攜帶的輸入值的序列，
(ii)將輸入值的序列的前一輸入值限幅，以生成前一輸出值，(iii)將輸入值的序列的當(dāng)前輸入值限幅，以生成當(dāng)前輸出值，及(iv)在差分線路上呈現(xiàn)當(dāng)前輸出值。前一輸入值在輸入值的序列中在當(dāng)前輸入值前面。第二電路被配置為基于抽頭系數(shù)值解碼前一輸入值，以生成適于減小在當(dāng)前輸入值中由前一輸入值引起的符號間干擾的多個反饋值。
[0005]在上述裝置方面的一些實施例中，(i)第二電路包括單抽頭決定反饋均衡器(DFE)電路并且(i i)抽頭系數(shù)值是可編程的。
[0006]在一些實施例中，上述裝置方面還包括第三電路，該第三電路被配置為在輸入值被第一電路接收之前從當(dāng)前輸入值減去均衡值。
[0007]在上述裝置方面的一些實施例中，第三電路包括差分放大器，該差分放大器接收在第一晶體管的第一柵極處的輸入值的序列和在第二晶體管的第二柵極處的參考電壓。
[0008]在一些實施例中，上述裝置方面還包括第四電路，該第四電路被配置為通過放大反饋值生成均衡值。
[0009]在上述裝置方面的一些實施例中，(i)每個反饋值由具有正分量和負(fù)分量的各自差分信號攜帶并且(ii)第四電路包括(a)并聯(lián)連接到第三電路的第一晶體管并且由反饋值的正分量控制的第一多個晶體管和(b)并聯(lián)連接到第三電路的第二晶體管并且由反饋值的負(fù)分量控制的第二多個晶體管。
[0010]在上述裝置方面的一些實施例中，通過第四電路和第一電路的延遲是至多100微微秒。
[0011]在上述裝置方面的一些實施例中，第二電路包括延遲電路，該延遲電路被配置為延遲前一輸出值一個時鐘周期。
[0012]在上述裝置方面的一些實施例中，第二電路還包括乘法電路，其被配置為用抽頭系數(shù)值乘以前一輸出值，以生成反饋值。
[0013]在上述裝置方面的一些實施例中，數(shù)據(jù)總線是雙數(shù)據(jù)率(DDR)存儲器模塊的地址/命令總線。
[0014]在上述裝置方面的一些實施例中，DDR存儲器模塊包括雙數(shù)據(jù)率第四代(DDR4)雙列直插存儲器模塊(DIMM)。
[0015]在上述裝置方面的一些實施例中，該裝置實現(xiàn)寄存時鐘驅(qū)動器(RCD)電路。
[0016]在上述裝置方面的一些實施例中，R⑶電路是至少與雙數(shù)據(jù)率第四代(DDR4)兼容的。
[0017]在上述裝置方面的一些實施例中，存儲器通道包括多個動態(tài)隨機(jī)存取存儲器(DRAM)芯片。
[0018]本實用新型還包括關(guān)于用于單端信號均衡的方法的一方面，包括以下步驟(i)在電路接收在連接到存儲器通道和存儲器控制器之間的數(shù)據(jù)總線的單端線路上攜帶的輸入值的序列，(ii)將輸入值的序列的前一輸入值限幅，以生成前一輸出值，(iii)將輸入值的序列的當(dāng)前輸入值限幅，以生成當(dāng)前輸出值，其中前一輸入值在輸入值的序列中在當(dāng)前輸入值前面，(iv)在差分線路上呈現(xiàn)當(dāng)前輸出值，以及(V)基于抽頭系數(shù)值解碼前一輸入值，以生成適于減小在當(dāng)前輸入值中由前一輸入值引起的符號間干擾的多個反饋值。
[0019]在以上的方法方面的一些實施例中，(i)前一輸入值是利用單抽頭決定反饋均衡器(DFE)電路解碼的并且(ii)抽頭系數(shù)值是可編程的。
[0020]在一些實施例中，以上的方法方面還包括通過放大反饋值生成均衡值的步驟。
[0021]在一些實施例中，以上的方法方面還包括在被電路接收之前從當(dāng)前輸入值減去均衡值的步驟。
[0022]在以上的方法方面的一些實施例中，前一輸入值通過延遲前一輸出值一個時鐘周期被解碼。
[0023]在以上的方法方面的一些實施例中，前一輸入值還通過用抽頭系數(shù)值乘以前一輸出值以生成反饋值被解碼。
【附圖說明】
[0024]從以下詳細(xì)的描述和所附的權(quán)利要求以及附圖，本實用新型的實施例將變得是清楚的，其中:
[0025]圖1是示出多個存儲器模塊的圖示；
[0026]圖2是示出存儲器模塊的框圖；
[0027]圖3是寄存器緩沖器接收器電路的接收器部分的框圖；
[0028]圖4是決定反饋均衡器電路的框圖；
[0029]圖5是決定反饋均衡器電路的示意圖；
[0030]圖6是K-抽頭電路的不意圖；及
[0031]圖7是兩個數(shù)據(jù)眼圖模擬的圖表。
【具體實施方式】
[0032]本實用新型的實施例包括提供利用可編程1-抽頭決定反饋均衡器的單端信號均衡，其可以(i)有小的傳播延遲，(ii)有小到無的靜態(tài)電力成本，(iii)減少或消除符號間干擾，(iv)補(bǔ)償通道損耗和反射，(V)對單端信號操作，(vi)可編程為覆蓋不同長度的通道，(vii)在存儲器接口中實現(xiàn)和/或(viii)在集成電路中實現(xiàn)。
[0033]本實用新型的各種實施例一般提供可編程的1-抽頭決定反饋均衡器(DFE)電路。該1-抽頭DFE電路可以在DDR4模塊的寄存器時鐘驅(qū)動電路中實現(xiàn)。該1-抽頭DFE電路可以集成在用于通道均衡的數(shù)據(jù)采樣階段中，以補(bǔ)償通道損耗和反射，而不會引入額外的傳播延遲。1-抽頭DFE電路的可編程性可以幫助覆蓋不同長度的通道。
[0034]參考圖1，顯示了示出多個示例電路50a_50n的圖示。在示例中，電路50a_50n可以實現(xiàn)為存儲器模塊(或板)。例如，存儲器模塊50a-50n可以實現(xiàn)為第四代雙倍數(shù)據(jù)率(DDR4)同步動態(tài)隨機(jī)存取存儲器(SDRAM)模塊。存儲器模塊50a-50n可以包括多個塊(或電路)90a-90η、塊(或電路)100和/或各種其它塊、電路、引腳、連接器和/或跡線。電路90a-90n可以被配置為數(shù)據(jù)緩沖器。電路100可以被實現(xiàn)為寄存式時鐘驅(qū)動器(RCD)。在示例中，RCD電路100可以被實現(xiàn)為DDR4 R⑶電路。存儲器模塊50a-50n的組件的類型、布置和/或數(shù)量可以變化以滿足特定實現(xiàn)方式的設(shè)計標(biāo)準(zhǔn)。
[0035]存儲器模塊50a_50n被示出為連接到塊(或電路)20。電路20可以是存儲器控制器。電路20可以位于諸如計算引擎的其它設(shè)備中。不同連接器/引腳/跡線60可以實現(xiàn)為將存儲器模塊50a-50n連接到存儲器控制器20。在一些實施例中，連接器/引腳/跡線60可以是288引腳配置。在示例中，存儲器控制器20可以是計算機(jī)主板的組件。在另一個示例中，存儲器控制器20可以是微處理器的組件。在又一個示例中，存儲器控制器20可以是中央處理單元(CPU)的組件。
[0036]在示例中，連接器/引腳/跡線60中的一些可以是存儲器模塊50a_50n的部分并且連接器/引腳/跡線60中的一些可以是主板和/或存儲器控制器20的部分。存儲器模塊50a-50η可以被連接到計算機(jī)主板(例如，通過引腳、跡線和/或連接器60)以在計算設(shè)備的組件和存儲器模塊50a-50n之間傳輸數(shù)據(jù)。在示例中，存儲器控制器20可以被實現(xiàn)在主板的北橋(northbridge)上和/或被實現(xiàn)為微處理器(例如，Intel CPU,AMD CPU,ARM CPU等)的組件。可以根據(jù)特定實現(xiàn)方式的設(shè)計標(biāo)準(zhǔn)來變化存儲器控制器20的實現(xiàn)方式。
[0037]在各種實施例中，存儲器模塊50a-50n可以是DDR4 SDRAM存儲器模塊。DDR4 SDRAM模塊50a-50n可以具有每模塊512千兆字節(jié)(GB)、太字節(jié)或更高的存儲器模塊密度(例如，與DDR3中的每雙列直插式存儲模塊(DIMM)128GB相比KDDR4 SDRAM存儲器模塊50a_50n可以在1.2-1.35伏(V)的電壓以800-2133兆赫(MHz)之間的頻率操作(例如，與在DDR3中1.5-1.65伏以400-1067MHZ之間的頻率相比較)。在一些實施例中，存儲器模塊50a-50n可以實現(xiàn)為低電壓DDR4并且在1.05V操作。例如，與DDR3存儲器相比，DDR4 SDRAM存儲器模塊50a_50n可以實現(xiàn)節(jié)省35%的功率節(jié)省。DDR4 SDRAM存儲器模塊50a-50n可以以2.13-4.26千兆傳輸每秒(GT/s)以及更高的速度(例如，相比于DDR3中0.8-2.13GT/s)來傳輸數(shù)據(jù)?？梢愿鶕?jù)特定實現(xiàn)的設(shè)計標(biāo)準(zhǔn)來變化存儲器模塊50a-50n的操作參數(shù)。
[0038]在示例中，存儲器模塊50a_50n可以兼容聯(lián)合電子設(shè)備工程會議(JEDEC)固態(tài)技術(shù)協(xié)會于2013年11月在弗吉尼亞阿靈頓發(fā)布的規(guī)范JESD79-4A中標(biāo)題為“DDR4 SDRAM"的DDR4規(guī)范。通過引用其全部內(nèi)容將DDR4規(guī)范的合適部分并入此處。
[0039]存儲器模塊50a-50n可以實現(xiàn)為DDR4低負(fù)載DIMM(LRDIMM)或DDR4寄存式DIMM(MHMM)。數(shù)據(jù)緩沖器90a-90n可以允許存儲器模塊50a-50n以DDR4 LRDIMM配置比便相比于DDR4 RDIMM以較高帶寬和/或較高容量操作(例如，在384GB容量，對于DDR4 LRDIMM為1333MT/s，相比于第一DDR4 RDIMM為1067MT/s)。例如，相比于DDR4 RDIMM配置，存儲器模塊50a-50n的DDR4 LRDIMM配置可以允許數(shù)據(jù)信號的提高的信號完整性、通過數(shù)據(jù)緩沖器90a_90η的更低的組件延遲和/或存儲器控制器20的更好的智能和/或后緩沖覺察。
[0040]參考圖2，顯示了示出存儲器模塊50a的框圖。存儲器模塊50a可以是存儲器模塊50b-50n的代表。示出了存儲器模塊50a與存儲器控制器20進(jìn)行通信。存儲器控制器20被示為是塊(或電路HO的部分。電路10可以是與存儲器模塊50a通信的主板或其它電子組件或計算引擎。
[0041 ] 存儲器模塊50a可以包括一個或多個塊(或電路)80a_80n和/或RCD電路100。電路SOa-SOn可以實現(xiàn)存儲器模塊50a的數(shù)據(jù)路徑。例如，數(shù)據(jù)路徑80a可以包括塊82a和/或數(shù)據(jù)緩沖器90a。數(shù)據(jù)路徑SOb-SOn可以具有相似的實現(xiàn)方式。電路82a-82n每個可以實現(xiàn)為存儲器信道。存儲器信道82a-82n中的每個信道可以包括多個塊(或電路)84a-84n。電路84a-84n可以實現(xiàn)為隨機(jī)存取存儲器(RAM)芯片。例如，RAM芯片84a-84n可以實現(xiàn)易失性存儲器，諸如動態(tài)RAM(DRAM)。在一些實施例中，RAM芯片84a-84n可以物理地位于存儲器模塊50a-50n的電路板的兩側(cè)(例如，前和后)?？梢愿鶕?jù)特定實現(xiàn)方式的設(shè)計標(biāo)準(zhǔn)來變化存儲器模塊50a上的存儲器的容量。
[0042]存儲器控制器20可以生成信號(例如，CLK)以及多個控制信號(例如，ADDR/CMD)。信號CLK和/或信號ADDR/CMD可以被呈現(xiàn)給R⑶電路100。數(shù)據(jù)總線30可以連接在存儲器控制器20和數(shù)據(jù)路徑SOa-SOn之間。存儲器控制器20可以生成和/或接收從數(shù)據(jù)總線30呈現(xiàn)/接收的數(shù)據(jù)信號(例如，DQa-DQn)。信號DQa-DQn可以被呈現(xiàn)給數(shù)據(jù)路徑80a_80n中的每個數(shù)據(jù)路徑。
[0043]R⑶電路100可以被配置為與存儲器控制器20、存儲器信道82a_82n和/或數(shù)據(jù)緩沖器90a-90n進(jìn)行通信。RCD電路100可以解碼從存儲器控制器20接收到的指令。例如，R⑶電路100可以接收寄存器命令字(RCW)。在另一示例中，R⑶電路可以接收緩沖器控制字(BCW)。RCD電路100可以被配置為訓(xùn)練(train)DRAM芯片84a-84n、數(shù)據(jù)緩沖器90a-90n和/或存儲器控制器20之間的命令和地址線。例如，RCW可以從存儲器控制器20流向R⑶電路100 ACW可以用于配置RCD電路100。
[0044]可以在LRDI麗和RDIMM配置中均使用R⑶電路10c3RCD電路100可以實現(xiàn)32位1: 2命令/地址寄存器。R⑶電路100可以支持高速總線(例如，R⑶電路100和數(shù)據(jù)緩沖器90a-90n之間的BCOM總線)。RCD電路100可以實現(xiàn)自動阻抗校準(zhǔn)。R⑶電路100可以實現(xiàn)命令/地址奇偶校驗。R⑶電路100可以控制寄存器RCW回讀。R⑶電路100可以實現(xiàn)IMHz內(nèi)部集成電路(I2C)總線(例如，串行總線)。到RCD電路100的輸入可以是使用外部和/或內(nèi)部電壓的偽差分。RCD電路100的時鐘輸出、命令/地址輸出、控制輸出和/或數(shù)據(jù)緩沖控制輸出可以以組來啟用并且以不同強(qiáng)度被獨立地驅(qū)動。
[0045]RCD電路100可以從存儲器控制器20接收信號CLK和/或信號ADDR/CMD?？梢允褂肦⑶電路100的各種數(shù)字邏輯組件來生成基于信號CLK和/或信號ADDR/CMD和/或其它信號(例如，RCW)的信號。R⑶電路100也可以被配置為生成一個信號(例如，CLK’)以及多個信號(例如，ADDR’ /CMD ’)。例如，信號CLK ’可以是DDR4規(guī)范中的信號Y_CLK。信號CLK ’和/或信號ADDR’/CMD’可以被呈現(xiàn)給存儲器信道82a-82n中的每個存儲器信道。例如，信號CLK’和/或信號ADDR’/CMD’可以在公共總線54上傳輸。R⑶電路100可以生成一個或多個信號(例如，DBC)。信號DBC可以被呈現(xiàn)給數(shù)據(jù)緩沖器90a-90n。信號DBC可以在公共總線56(例如，數(shù)據(jù)緩沖控制總線)上傳輸。
[0046]數(shù)據(jù)緩沖器90a_90n可以被配置為從總線56接收數(shù)據(jù)。數(shù)據(jù)緩沖器90a_90n可以被配置為向總線30生成數(shù)據(jù)或從其接收數(shù)據(jù)。總線30可以包括跡線、引腳和/或存儲器控制器20和數(shù)據(jù)緩沖器90a-90n之間的連接。總線58可以承載數(shù)據(jù)緩沖器90a-90n和存儲器信道82a-82n之間的數(shù)據(jù)。數(shù)據(jù)緩沖器90a-90n可以被配置為緩存總線30和58上用于寫操作的數(shù)據(jù)(例如，從存儲器控制器20到相應(yīng)的存儲器信道82a-82n傳輸?shù)臄?shù)據(jù))。數(shù)據(jù)緩沖器90a-90η可以被配置為緩存總線30和58上用于讀操作的數(shù)據(jù)(例如，從相應(yīng)的存儲器信道82a-82η到存儲器控制器20傳輸?shù)臄?shù)據(jù))。
[0047]數(shù)據(jù)緩存區(qū)90a-90n可以以小單元(例如，4位半字節(jié))與DRAM芯片84a-84n交換數(shù)據(jù)。在各種實施例中，DRAM芯片84a-84n可以布置在多組中(例如，兩組)。對于兩組/兩個DRAM芯片84a-84b的實現(xiàn)方式，每組可以包含單個DRAM芯片84a-84n。每個DRAM芯片84A-84b可以通過高半字節(jié)和低半字節(jié)連接到相應(yīng)的數(shù)據(jù)緩沖器90a-90n。對于兩組/四個DRAM芯片84a-84d的實現(xiàn)方式，每組可以包含兩個DRAM芯片84a-84d。一組可以通過高半字節(jié)連接到相應(yīng)的數(shù)據(jù)緩沖器90a-90n。另一組可以通過低半字節(jié)連接到相應(yīng)的數(shù)據(jù)緩沖器90a-90n。對于兩組/八個DRAM芯片84a-84h的實現(xiàn)方式，每組可以包含DRAM芯片84a_84h中的四個。一組四個DRAM芯片84a-84d可以通過高半字節(jié)連接到相應(yīng)的數(shù)據(jù)緩沖器90a-90n。另一組四個DRAM芯片84e-84h可以通過低半字節(jié)連接到相應(yīng)的數(shù)據(jù)緩沖器90a-90n。可以實現(xiàn)其它數(shù)量的組、其它數(shù)量的DRAM芯片以及其它數(shù)據(jù)單元大小來滿足特定實現(xiàn)方式的設(shè)計標(biāo)準(zhǔn)。
[0048]DDR4 LRDIMM配置可以降低大量的數(shù)據(jù)負(fù)載來提高從最大幾個(例如，四個)數(shù)據(jù)負(fù)載下降到單個數(shù)據(jù)負(fù)載的存儲器模塊的數(shù)據(jù)總線(例如，總線30)上的信號完整性。分布式數(shù)據(jù)緩沖器90a-90n可以允許DDR4 LRDIMM設(shè)計為與使用集中式存儲器緩沖器的DDR3LRDMM設(shè)計相比實現(xiàn)更短的I/O跡線長度。例如，連接到存儲器信道82a-82n的更短的短截線(stub)會導(dǎo)致不太明顯的信號反射(例如，提高的信號完整性)。在另一示例中，更短的跡線會導(dǎo)致延遲減小(例如，接近1.2納秒(ns)，比DDR3緩沖存儲器小50%的延遲)。在又一示例中，更短的跡線可以降低I/O總線的周轉(zhuǎn)時間。例如，在沒有分布式數(shù)據(jù)緩沖器90a-90n的情況下(例如，在DDR3存儲器應(yīng)用中)，跡線將被敷設(shè)到集中定位的存儲器緩沖器，從而與圖2中示出的DDR4 LRDIMM的實現(xiàn)方式相比，增加了高達(dá)六英寸的跡線長度。
[0049]在一些實施例中，DDR4 LRDMM配置可以實現(xiàn)數(shù)據(jù)緩沖器90a_90n中的九個。存儲器模塊50a-50n可以實現(xiàn)2毫米(mm)前側(cè)總線跡線和后側(cè)跡線(例如，連接器/引腳/跡線60)。通過數(shù)據(jù)緩沖器90a-90n的傳播延遲可以比通過DDR3存儲器緩沖器的延遲快33% (例如，導(dǎo)致延遲減小)。在一些實施例中，數(shù)據(jù)緩沖器90a-90n可以比用于DDR3應(yīng)用中的數(shù)據(jù)緩沖器更小(例如，減小的面積參數(shù))。
[0050]參考圖3，示出了根據(jù)本實用新型實施例的RCD電路100的接收器部分的框圖。接收器部分一般包括均衡塊(或電路)102和參考電壓發(fā)生器塊(或電路)104。
[0051]輸入信號(例如，IN)可以由電路102從連接器/引腳/跡線60接收。在各種實施例中，信號IN可以代表信號CMD中的任何命令，信號ADDR中的地址和/或從存儲器控制器20傳送到R⑶電路100的其它信息。輸入/輸出電壓(或功率)域(例如，VDD1)可以由電路104接收。電路104可以生成呈現(xiàn)給電路102的參考信號(例如，VREF)。信號VREF可以輸送固定的參考電壓。輸出信號(例如，OUT)可以由電路102生成。信號OUT可以攜帶在信號IN中接收到的信息位(或脈沖)的均衡版本。信號OUT可以被實現(xiàn)為差分信號。
[0052]電路102可以實現(xiàn)決定反饋均衡(DFE)電路。DFE電路102可以可操作地將單端信號IN轉(zhuǎn)換成差分信號OUT。在DFE電路102中，先前位決定一般在反饋回路中被使用并被減去。DFE電路102可以減去后標(biāo)記(post-cursor)或前標(biāo)記符號間干擾，而不放大高頻噪聲或串?dāng)_并且因此可以達(dá)到比其它均衡技術(shù)更好的信噪比。為了最小化功耗，DFE電路102可以實現(xiàn)1-抽頭直接反饋DFE操作。
[0053]1-抽頭DFE電路102—般按如下的公式I實現(xiàn)傳遞函數(shù):
[0054]D(i)=D(N)+KtapXD(N-l) (I)
[0055]其中，D(N)可以是在采樣時間N的模擬輸入，D(i)可以是在采樣時間N的數(shù)字化輸入，D(N-1)可以是前一數(shù)字化數(shù)據(jù)位，并且Ktap可以是抽頭系數(shù)。抽頭系數(shù)Ktap—般由連接器/引腳/跡線60的具體通道特性來確定。結(jié)果得到的符號間干擾可以從當(dāng)前模擬輸入D(N)中減去。
[0056]DFE電路102可以在多點單端應(yīng)用中用于通道均衡。1-抽頭直接反饋DFE操作可以適于DDR4存儲器接口應(yīng)用，其中短傳播延遲(例如，小于40皮秒)會有助于維持嚴(yán)格的時序預(yù)算。DFE電路102可以利用核心晶體管(例如，NMOS晶體管)作為輸入設(shè)備來實現(xiàn)，以實現(xiàn)小的建立時間和ck-q延遲。由DFE電路102生成的差分信號OUT中的電壓電平一般不超過由核心晶體管使用的核心電壓域VDDC的最大工作電壓(例如，0.9伏)。
[0057]DFE電路102—般消除了在前連續(xù)時間線性均衡器(CTLE)和/或限幅放大器(LA)對輸入信號的使用。與常見的設(shè)計相比，CTLE和LA電路的缺乏減少了引入到時序路徑的傳播延遲。DFE電路102可被配置以為信號IN中的信息提高數(shù)據(jù)眼高度并提高寬度shmoo結(jié)果。因為信號IN和參考電壓信號VREF中的信息來自輸入/輸出電壓域VDD10(例如，1.2伏)，所以DFE電路102—般被放在輸入/輸出電壓域VDD1之下。DFE電路102—般被配置為在差分信號OUT中產(chǎn)生合適的電壓擺動。
[0058]電路104可以實現(xiàn)參考電壓(VREF)發(fā)生電路。VREF電路104可以操作為向DFE電路102的多個(例如，高達(dá)33)拷貝提供信號VREF中的固定參考電壓。在一些實施例中，信號VREF可以被生成為輸入/輸出電壓域VDD1的一部分(例如，一半)。其它的參考電壓可以被生成以滿足特定實現(xiàn)的設(shè)計標(biāo)準(zhǔn)。在各種實施例中，參考電壓發(fā)生器電路104的多個實例可以基于消耗信號VREF的DFE電路102的數(shù)量來實現(xiàn)。
[0059]參考圖4，示出了DFE電路102的示例實現(xiàn)的框圖。DFE電路102—般包括塊(或電路)110、塊(或電路)112、塊(或電路)114和塊(或電路)116。電路114 一般包括塊(或電路)120和塊(或電路)122。
[0060]信號IN可以由電路110接收。電路110可以從電路116接收信號(例如，Al)。信號Al可以傳送被用來調(diào)整信號IN中的數(shù)據(jù)的均衡值(或校正數(shù)據(jù))。信號(例如，A2)可以由電路110生成并傳送到電路112。信號A2可以攜帶信號IN與信號Al之差。電路112可以生成信號OUT。信號OUT可以由電路120接收。電路120可以生成信號OUT(N)的延遲版本(例如，0UT(N-I))。信號OUT(N-1)可以由電路122接收。信號(例如，TAP)可以由電路122接收。信號TAP可以攜帶乘積值。電路122可以生成信號(例如，PN)。信號PN可以為信號IN中的數(shù)據(jù)提供校正信息。信號PN可以由電路116接收。
[0061]電路110可以實現(xiàn)求和電路。電路110—般操作為將信號Al中的數(shù)據(jù)的逆求和到信號IN，以生成信號A2。信號Al中逆數(shù)據(jù)的相加(數(shù)據(jù)的相減)一般從信號IN中的數(shù)據(jù)減去后標(biāo)記或前標(biāo)記符號間干擾(ISI)。
[0062]電路112可以實現(xiàn)限幅器電路。限幅器電路112可以操作為基于在信號VREF中接收到的參考電壓將單端信號A2轉(zhuǎn)換成差分信號OUT。信號OUT可以攜帶在信號A2中接收到的信息的整形版本。整形一般保留信息的電平部分，該部分代表在連續(xù)過渡之間的間隔中的信息的額定值。
[0063]電路114可以實現(xiàn)DFE解碼器電路。DFE解碼器電路114一般操作為延遲在信號OUT中接收到的樣本并且用乘法因子乘以該延遲的樣本。結(jié)果得到的乘積可以被用來生成信號PN中的多個控制值。
[0064]電路116可以實現(xiàn)放大器電路。放大器電路116—般操作為基于在信號PN中接收到的控制值生成信號Al。在各種實施例中，信號PN中的控制值可以被用來控制信號Al中的一對當(dāng)前值。
[0065]電路120可以實現(xiàn)延遲電路。延遲電路120—般操作為延遲(或緩沖)信號OUT的周期性樣本。在米樣時間N期間，延遲電路120可以存儲并呈現(xiàn)在前一時間N-1取得的彳目號OUT的前一樣本。在限幅器電路112在采樣時間N期間呈現(xiàn)信號OUT(N)時，延遲電路120—般在采樣時間N期間呈現(xiàn)信號OUT(N-1)。
[0066]電路122可以實現(xiàn)K-抽頭電路。K-抽頭電路122—般操作為用在信號TAP中接收到的乘積值乘以信號OUT(N-1)中的樣本。在各種實施例中，K-抽頭電路122可以實現(xiàn)單抽頭電路(例如，K = I)。乘積值和延遲樣本的乘積可以控制信號PN中控制值的生成。
[0067]參考圖5，示出了DFE電路102的示例實現(xiàn)的示意圖。DFE電路102—般將求和電路110集成到采樣限幅器電路112中。前一數(shù)據(jù)位可以由限幅器電路112進(jìn)行采樣并傳送到DFE解碼器電路114 JFE解碼器電路114 一般利用信號TAP中的可編程權(quán)重系數(shù)實現(xiàn)DFE功能。信號Al中的一系列像輸入的分支可以與限幅器電路112的主抽頭輸入對并聯(lián)連接，以實現(xiàn)在信號IN/VREF和反饋信號Al中接收的電流的負(fù)求和。
[0068]對于DFE電路102的從低到高過渡的建立時間可以是大約24至25皮秒(ps)。從高到低過渡的建立時間可以是大約26至27ps。建立時間是利用在1.2伏的輸入/輸出電壓域VDD10、在0.875伏和在攝氏25度的核心電壓域的VDDC估計的。
[0069]限幅器電路112—般接收信號IN中的模擬輸入值和信號VREF中的參考輸入值。信號Al可以被實現(xiàn)為信號的差分對(例如，AlN和AlP)。信號AlN和AlP—般將限幅器電路112連接到放大器電路116。信號A2可以被實現(xiàn)為輸出信號的差分對(例如，A2N和A2P)。信號A2N和A2P可以在內(nèi)部被路由到限幅器電路112。限幅器電路112可以生成在內(nèi)部使用的差分信號(例如，A3N和A3P)。信號OUT可以由限幅器電路112作為信號的差分對(例如，OUTN和OUTP)生成。
[0070]信號OUTN和OUTP可以由DFE解碼器電路114接收。信號TAP可以由DFE解碼器電路114接收。信號?~可以被實現(xiàn)為多個控制信號(例如，_41、吧、？0、？1和？2)?？刂菩盘?、N1、N2、P0、P1和P2可以將DFE解碼器電路114連接到放大器電路116。時鐘信號CLK可以由求和電路110和放大器電路116接收。信號CLK可以被用來區(qū)分采樣周期(例如，N-2、N-1、N、N+
1、Ν+2，等等)。
[0071]限幅器電路112—般包括多個晶體管Ql至Qll和多個反相器U1-U4。在各種實施例中，晶體管Ql至Q4、Q7、Q9和Qll可以被實現(xiàn)為NMOS晶體管。晶體管Q5、Q6、Q8和QlO可以被實現(xiàn)為PMOS晶體管。其它晶體管類型可以被實現(xiàn)，以滿足特定應(yīng)用的設(shè)計標(biāo)準(zhǔn)。其中兩個反相器(Ul和U2)可以分別將信號A2N和A2P反相，以生成信號A3P和A3N。其它兩個反相器(U3和U4)可以被布置為鎖存器。
[0072]晶體管Ql至Q6可以被布置為差分放大器。信號IN可以由晶體管Ql的柵極接收。信號AlN可以連接到一個節(jié)點，該節(jié)點將晶體管Ql的漏極連接到晶體管Q3的源極。信號A2N可以連接到一個節(jié)點，該節(jié)點將晶體管Q3的漏極連接到晶體管Q5的源極。
[0073]信號VREF可以由晶體管Q2的柵極接收。信號AlP可以連接到一個節(jié)點，該節(jié)點將晶體管Q2的漏極連接到晶體管Q4的源極。信號A2P可以連接到一個節(jié)點，該節(jié)點將晶體管Q4的漏極連接到晶體管Q6的源極。
[0074]晶體管Ql和Q2的源極可以連接到晶體管Q7的漏極。晶體管Q7的柵極可以接收信號CLK。晶體管Q7的源極可以連接到信號地。
[0075]晶體管Q3和Q4的柵極可以交叉耦合到相對的源極。晶體管Q5和Q6的柵極可以交叉耦合到相對的源極。晶體管Q3和A4的漏極可以連接到晶體管Q5和Q6的各自的源極。晶體管Q5和Q6的漏極可以連接到核心電壓域VDDC。
[0076]晶體管Q8的柵極可以接收信號A2P。晶體管Q9的柵極可以接收信號A3P。晶體管Q8和Q9可被配置為分別拉高和拉低鎖存器的生成信號OUTN的一端。晶體管QlO的柵極可以接收信號A2N。晶體管Qll的柵極可以接收信號A3N。晶體管QlO和Qll可被配置為分別拉高和拉低鎖存器的生成信號OUTP的另一端。
[0077]放大器電路116—般包括多個晶體管以2至023。在各種實施例中，晶體管012至023可以被實現(xiàn)為NMOS晶體管。其它晶體管類型可以被實現(xiàn)，以滿足特定應(yīng)用的設(shè)計標(biāo)準(zhǔn)。
[0078]晶體管Q12和Q14可被配置為分別由信號PO和NO控制的拉低晶體管的差分對。晶體管Q16和Q18可被配置為分別由信號Pl和NI控制的拉低晶體管的差分對。晶體管Q20和Q22可被配置為分別由信號P2和N2控制的拉低晶體管的差分對。晶體管Q12、Q16和Q20的漏極可被連接在一起，以生成信號A1N。晶體管Q14、Q18和Q22的漏極可被連接在一起，以生成信號A1P。晶體管Q13至Q23的柵極可以接收信號CLK。
[0079]晶體管Q13和15可以基于信號CLK選擇性地將晶體管Q12和Q14耦合到信號地。晶體管Q17和19可以基于信號CLK選擇性地將晶體管Q16和Q18耦合到信號地。晶體管Q21和23可以基于信號CLK選擇性地將晶體管Q20和Q22耦合到信號地。晶體管Q12至Q23的尺寸可以被設(shè)計成具有不同的權(quán)重，從而實現(xiàn)DFE可編程性。
[0080]參考圖6，示出了 K-抽頭電路122的示例實現(xiàn)的示意圖。K-抽頭電路122—般包括多個邏輯門U5至U22。在各種實施例中，邏輯門U5至U22可以實現(xiàn)布爾NAND門。
[0081 ] 門可以被布置為三個門的集合，U5至U7、U8至U10、U11至U13、U14至U16、U17至U19，以及U20至U22。每個三門集合中的兩個輸入門(例如，輸入門U5和U6、U8和U9、U11和U12，等等)可以被實現(xiàn)為三輸入NAND門。每個輸入門可以接收來自信號TAP和或者信號OUTP或者信號OUTN的兩個分量(例如，TAPO、TAP 1、TAP2和TAP3)。每個三門集合中的輸出門(例如，輸出門U7、U10，等等)可以被實現(xiàn)為兩輸入NAND門。每個輸出門可以從兩個對應(yīng)的輸入門當(dāng)中每一個接收輸出信號。每個輸出門可以生成各自的信號P0、P1、P2、N0、N1和N21-抽頭電路122的其它設(shè)計可以被實現(xiàn)，以滿足特定應(yīng)用的設(shè)計標(biāo)準(zhǔn)。
[0082]參考圖7，示出了兩個數(shù)據(jù)眼圖142和144的圖表。數(shù)據(jù)眼圖142和144是基于晶體管級模擬來評估1-抽頭DFE性能。X軸可以表示時間。y軸可以表示信號電壓。
[0083]數(shù)據(jù)眼圖142—般示出沒有DFE能力的接收器性能。數(shù)據(jù)眼圖144一般示出具有DFE能力的接收器性能。與圖142相比，圖144一般在X軸(時間)和y軸(電壓)都示出了顯著的改進(jìn)(例如，更寬的數(shù)據(jù)眼)。
[0084]在各種實施例中，DFE電路102可以適用于在DDR4應(yīng)用中常常會出現(xiàn)的許多問題。例如，用于寄存器緩沖器的信號通道中的傳輸特性會在不同的客戶之間變化。DFE電路102中均衡器操作的可編程特征一般使數(shù)據(jù)能夠從各種傳輸特性和通道損耗得到恢復(fù)。接收器傳播延遲會受同步數(shù)字設(shè)計中時序預(yù)算的限制。通過DFE電路102的短延遲一般對時序預(yù)算有小的影響。此外，DFE電路102在正常操作可以執(zhí)行之前不利用來自主機(jī)發(fā)送器的訓(xùn)練程序。因而，在接收器開啟時不正確地采樣初始數(shù)據(jù)位的潛在危險可以被消除。
[0085]雖然圖3—般在接收信息的同時在RCD電路100的情境中示出了DFE電路102JSDFE電路102的拷貝可以在其它位置、其它數(shù)據(jù)路徑和/或其它控制路徑實現(xiàn)。在一些實施例中，DFE電路102的拷貝可以位于數(shù)據(jù)緩沖器電路90a-90n中，以改善在寫周期期間從存儲器控制器20接收的信號。在各種實施例中，DFE電路102的拷貝可以位于數(shù)據(jù)總線30的另一端，以改善由存儲器模塊50a-50n生成并由存儲器控制器20接收的各種信號。例如，存儲器控制器20可以包括DFE電路1 2的拷貝，以均衡在讀周期期間在來自存儲器模塊50a-50n的信號DQa-DQn中所發(fā)送的讀出數(shù)據(jù)。DFE電路102的實例也可以在存儲器模塊50a-50n中的其它電路中實現(xiàn)。
[0086]雖然本實用新型的實施例已在DDR4應(yīng)用的情境中進(jìn)行了描述，但本實用新型并不限于DDR4應(yīng)用，而是也可以在其它高數(shù)據(jù)率數(shù)字通信應(yīng)用中應(yīng)用，其中不同的傳輸線效應(yīng)、交叉耦合效應(yīng)、行波失真、相位變化、阻抗失配和/或線路不平衡可能存在。本實用新型解決了與高速通信、靈活時鐘結(jié)構(gòu)、指定的命令集和有損傳輸線相關(guān)的問題。DDR的后代可以被預(yù)期提供增加的速度、更大的靈活性、附加的命令和不同的傳播特性。本實用新型還可以適用于與或者現(xiàn)有的(傳統(tǒng))存儲器規(guī)范或?qū)淼拇鎯ζ饕?guī)范兼容地實現(xiàn)的存儲器系統(tǒng)。
[0087]圖1至6的圖示中示出的功能和結(jié)構(gòu)可以使用傳統(tǒng)的通用處理器、數(shù)字計算機(jī)、微處理器、微控制器、分布式計算機(jī)資源和/或類似的計算機(jī)器中的一個或多個來設(shè)計、建模、模擬和/或仿真，根據(jù)本說明書的教導(dǎo)來程序化，這對本領(lǐng)域技術(shù)人員是清楚的。熟練的程序員基于本公開的教導(dǎo)可以容易的準(zhǔn)備適合的軟件、固件、代碼、例程、指令、操作碼、微碼和/或編程模塊，這對本領(lǐng)域技術(shù)人員是清楚的。軟件一般嵌入一個介質(zhì)或幾個介質(zhì)中(例如，非暫態(tài)存儲介質(zhì))，并且可以由處理器中的一個或多個順序地或并行執(zhí)行。
[0088]本實用新型的實施例可以以如下中的一個或多個來實現(xiàn):ASIC(專用集成電路)、FPGA(現(xiàn)場可編程門陣列)、PLD(可編程邏輯器件)、CPLD(復(fù)雜可編程邏輯器件)、門海、ASSP(專用標(biāo)準(zhǔn)產(chǎn)品)和集成電路。可以基于一種或多種硬件描述語言實現(xiàn)電路。可以聯(lián)系閃存存儲器、非易失性存儲器、隨機(jī)存取存儲器、只讀存儲器、磁盤、軟盤，光盤(諸如DVD和DVDRAM)、磁光盤和/或分布式存儲系統(tǒng)來使用本實用新型的實施例。
[0089]當(dāng)在本文中結(jié)合“是”和動詞使用時，術(shù)語“可以”和“一般”是要傳達(dá)描述是示例性的并且被相信廣泛到足以既涵蓋在本公開內(nèi)容中給出的具體例子又涵蓋可以基于該公開內(nèi)容得出的備選例子的意圖。如在本文所使用的，術(shù)語“可以”和“一般”不應(yīng)當(dāng)被認(rèn)為是必然暗示忽略對應(yīng)元素的期望或可能性。如本文中使用的，術(shù)語“同時地”意在描述共享一些公共時段的事件，但是術(shù)語并不意在將事件限制為在同樣的時間點開始、在同樣的時間點結(jié)束或具有相同的持續(xù)時間。
[0090]雖然參考其實施例具體地示出和描述了本實用新型，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在不脫離本實用新型的范圍的情況下，可以對本實用新型的形式和細(xì)節(jié)做出各種改變。
【主權(quán)項】
1.一種用于單端信號均衡的裝置，其特征在于包括: 第一電路，被配置為:接收在耦合到存儲器通道的數(shù)據(jù)總線的單端線路上攜帶的輸入值的序列，將輸入值的所述序列的前一輸入值限幅，以生成前一輸出值，將輸入值的所述序列的當(dāng)前輸入值限幅，以生成當(dāng)前輸出值，及在差分線路上呈現(xiàn)所述當(dāng)前輸出值，其中在輸入值的所述序列中所述前一輸入值在所述當(dāng)前輸入值的前面;及 第二電路，被配置為基于抽頭系數(shù)值解碼所述前一輸入值，以生成適于減小在所述當(dāng)前輸入值中由所述前一輸入值造成的符號間干擾的多個反饋值。2.如權(quán)利要求1所述的裝置，其特征在于，所述第二電路包括單抽頭決定反饋均衡器電路并且所述抽頭系數(shù)值是可編程的。3.如權(quán)利要求1所述的裝置，其特征在于還包括第三電路，該第三電路被配置為在所述輸入值被所述第一電路接收之前從所述當(dāng)前輸入值減去均衡值。4.如權(quán)利要求3所述的裝置，其特征在于，所述第三電路包括差分放大器，該差分放大器接收在第一晶體管的第一柵極處的輸入值的所述序列和在第二晶體管的第二柵極處的參考電壓。5.如權(quán)利要求3所述的裝置，其特征在于還包括第四電路，該第四電路被配置為通過放大所述反饋值來生成所述均衡值。6.如權(quán)利要求5所述的裝置，其特征在于，所述反饋值當(dāng)中每一個由具有正分量和負(fù)分量的相應(yīng)差分信號攜帶，并且所述第四電路包括:并聯(lián)連接到所述第三電路的第一晶體管并且由所述反饋值的所述正分量控制的第一多個晶體管和并聯(lián)連接到所述第三電路的第二晶體管并且由所述反饋值的所述負(fù)分量控制的第二多個晶體管。7.如權(quán)利要求5所述的裝置，其特征在于，通過所述第四電路和所述第一電路的延遲是至多10微微秒。8.如權(quán)利要求1所述的裝置，其特征在于，所述第二電路包括延遲電路，該延遲電路被配置為延遲所述前一輸出值一個時鐘周期。9.如權(quán)利要求8所述的裝置，其特征在于，所述第二電路還包括乘法電路，該乘法電路被配置為用所述抽頭系數(shù)值乘以所述前一輸出值，以生成所述反饋值。10.如權(quán)利要求1所述的裝置，其特征在于，所述數(shù)據(jù)總線是雙數(shù)據(jù)率存儲器模塊的地址/命令總線。11.如權(quán)利要求10所述的裝置，其特征在于，所述雙數(shù)據(jù)率存儲器模塊包括雙數(shù)據(jù)率第四代雙列直插存儲器模塊。12.如權(quán)利要求1所述的裝置，其特征在于，所述裝置實現(xiàn)寄存時鐘驅(qū)動器電路。13.如權(quán)利要求12所述的裝置，其特征在于，所述寄存時鐘驅(qū)動器電路是至少與雙數(shù)據(jù)率第四代兼容的。14.如權(quán)利要求1所述的裝置，其特征在于，所述存儲器通道包括多個動態(tài)隨機(jī)存取存儲器芯片。
【文檔編號】G06F13/16GK205680087SQ201620214578
【公開日】2016年11月9日
【申請日】2016年3月21日 公開號201620214578.1, CN 201620214578, CN 205680087 U, CN 205680087U, CN-U-205680087, CN201620214578, CN201620214578.1, CN205680087 U, CN205680087U
【發(fā)明人】謝毅, 劉海齊
【申請人】綜合器件技術(shù)公司