專利名稱：智能卡的改進(jìn)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及產(chǎn)生一種能對微電路進(jìn)行安全訪問的鑒別碼(Authentication code)的方法和電路。
本發(fā)明特別涉及智能卡領(lǐng)域，具體地說，涉及應(yīng)用在智能卡領(lǐng)域的連線邏輯微電路。
就通常意義的“芯片卡”而言，IC卡主要分為兩類一類是微處理器卡，另一類是所謂的智能卡(Smart Card)。與微處理器卡不同，智能卡僅采用連線邏輯微電路實現(xiàn)，它在使用的方便性、數(shù)據(jù)處理能力、編程，并且特別是在安全和防欺詐方面比微處理器微電路差得多。
作為補(bǔ)償，連線邏輯微電路的優(yōu)點是結(jié)構(gòu)簡單和價格低廉，因此，近年來這種智能卡在沒必要有高度安全性的領(lǐng)域有了很大的發(fā)展。在電話卡這類預(yù)付費(fèi)卡領(lǐng)域得以廣泛應(yīng)用。目前新的應(yīng)用領(lǐng)域如電子購物(Electronic purses)和電子鎖(特別是汽車電子鎖)方面，智能卡在大量地使用。
從使用的安全性出發(fā)，為滿足多種將來應(yīng)用的要求，連線邏輯微電路有必要提供比目前水平更高的安全性，并且連線邏輯微電路有能力與采用改進(jìn)的軟件安全機(jī)制的微處理器電路競爭。
因而，本發(fā)明的主要目的是改進(jìn)連線邏輯微電路的安全保護(hù)機(jī)制，時刻關(guān)注著生產(chǎn)成本在復(fù)雜的安全功能實現(xiàn)時的快速增長的問題。
作為回顧，

圖1圖示說明了傳統(tǒng)智能卡微電路1的結(jié)構(gòu)和工作原理。連線邏輯微電路1主要包括一個串行存儲器2(即，逐位訪問存儲器)、一個鑒別電路3和一個時序邏輯電路4，該時序邏輯電路4借助來自插入IC卡的終端設(shè)備的時鐘信號H控制著不同單元的功能。存儲器2包括了以位的形式存放的卡NI的序列號(或微電路的標(biāo)識號)和處理數(shù)據(jù)DA，例如這些數(shù)據(jù)可以是代表卡的貨幣值的數(shù)據(jù)或電話號碼的脈沖數(shù)據(jù)。鑒別電路3具有用于接收的輸入碼CE的串行輸入端3-1和用于產(chǎn)生鑒別碼CA的串行輸出端3-2。進(jìn)而，微電路1提供與終端設(shè)備10連接端相連接的連接端，其中有數(shù)據(jù)通信使用的輸入／輸出I／O連接端，初始化微電路的復(fù)位RST端，輸入時鐘信號的連接端H和供電的電源VCC和地GND。存儲器2的輸出以及鑒別電路的輸入3-1和輸出端3-2連接到輸入輸出端I／O。數(shù)字化的數(shù)據(jù)以串行的方式傳輸，即逐位數(shù)據(jù)在時鐘控制下同步傳輸，這種方式簡化了電路的內(nèi)部結(jié)構(gòu)，使得不同單元之間只用一條線實現(xiàn)互連。
當(dāng)卡插入到終端設(shè)備10時，出于安全原因，終端設(shè)備10會判斷該卡是否可信或為欺騙。這樣，鑒別電路3將按下文所述的方法對卡授權(quán)的有效性進(jìn)行驗證。首先要記得，通常是配置有由程序存儲器12控制下的微處理器11的終端設(shè)備10知道智能卡安全機(jī)制的秘密。
第一步終端設(shè)備10產(chǎn)生一個隨機(jī)二進(jìn)制碼ALEXT并作為輸入碼CE將它用于鑒別電路3。鑒別電路3將碼ALEXT變換成鑒別碼CA，它可以表示為CA=FKS(ALEXT)FKS為變換函數(shù)，即鑒別函數(shù)，它通過其密鑰KS決定的電路3來實現(xiàn)。
第二步與第一步處理并行，終端設(shè)備根據(jù)已知的密鑰KS和鑒別函數(shù)FKS(這些數(shù)據(jù)作為軟件存放程序存儲器12中)計算出碼CA’，如下所示CA’=FKS(ALEXT)第三步終端設(shè)備將由IC卡產(chǎn)生的碼CA和自己計算的碼CA’進(jìn)行比較。如果兩個碼不同，則這個卡不能鑒別有效而被終端設(shè)備拒絕。
實現(xiàn)鑒別的另外一個方法中，終端設(shè)備不知道密鑰KS，但可以從卡的序列號NI和由另一個密鑰KP決定的變換函數(shù)FKP求出密匙，如下所示KS=FKP(NI)在這種情況下，第一步處理前要有一個預(yù)處理步驟—終端設(shè)備10讀出存儲器2輸出的序列號NI并用此推出KS。
最后，似乎防止欺詐的機(jī)制完全依靠由電路3實現(xiàn)的鑒別函數(shù)FKS決定，并且這個函數(shù)絕對不能被破譯者破譯。
因此，鑒別電路需要有如下的特點和優(yōu)點才能達(dá)到最優(yōu)—串行輸入和串行輸出，—有產(chǎn)生長的鑒別碼的能力，在引入輸入碼CE后產(chǎn)生的鑒別碼至少有16位之長，—非常高的安全性，即幾乎不會被破譯者發(fā)現(xiàn)鑒別電路的內(nèi)部工作原理，—每個時鐘脈沖產(chǎn)生一位鑒別碼，—對兩個非常相似只有一位不同(“只有一位不同的1”和“0”序列)的輸入碼CE應(yīng)能產(chǎn)生出兩個有很大差別的鑒別碼CA。
對于本領(lǐng)域普通技術(shù)人員而言，并如圖2所示，鑒別電路3是一個由時鐘信號H定時的邏輯機(jī)6，在時鐘信號H的同步下，輸入形成輸入碼CE的一比特位序列，同樣在時鐘信號的同步下，并輸出形成鑒別碼CA的一比特位序列。在本專利申請中，術(shù)語“邏輯機(jī)”是指有如下特點的邏輯電路它在某一確定的時刻為一個內(nèi)部邏輯狀態(tài)，而在下一個時刻轉(zhuǎn)變成為另一個內(nèi)部邏輯狀態(tài)，如此往復(fù)，也即這個邏輯電路從一個內(nèi)部狀態(tài)切換到另一個內(nèi)部邏輯狀態(tài)只依靠時鐘信號輸入而不用考慮有無輸入碼CE。邏輯機(jī)6的工作模式必須保密，這個工作模式一般基于密鑰KS。輸入碼CE的輸入改變了邏輯機(jī)的內(nèi)部狀態(tài)的變化順序，從邏輯機(jī)中串行提取的鑒別碼CA反應(yīng)了邏輯機(jī)的內(nèi)部狀態(tài)變化順序。
如果想在引入輸入碼CE后產(chǎn)生一個確定長度的串行碼CA，例如16位的CA碼，需要有擁有大量內(nèi)部狀態(tài)數(shù)和一系列大量不同內(nèi)部狀態(tài)組的自行處理邏輯機(jī)。例如，為了在引入一個輸入碼CE之后要能產(chǎn)生16位的鑒別碼CA，需要有一邏輯機(jī)，它在其內(nèi)部狀態(tài)之間能完成約65500個不同的變化，以利用16位鑒別碼所提供的全部可能性(一個16位碼能產(chǎn)生約65500個值)。
現(xiàn)有技術(shù)，特別是法國專利FR-92-13913和FR-89-09734中，描述了用與圖3所示邏輯機(jī)6同類的邏輯機(jī)實現(xiàn)的鑒別電路。這個邏輯機(jī)6包括保密存儲器7，保密存儲器7的并行輸出通過緩沖寄存器8反饋到地址輸入端ADR。保密存儲器存放著代表密鑰KS的一組二進(jìn)制數(shù)M1，M2，…Mn。每個時鐘脈沖上，從保密存儲器中所讀出數(shù)據(jù)的地址，一部分由前一個周期中讀出的數(shù)據(jù)決定，一部分由輸入碼CE的輸入位決定，這個輸入碼放在地址輸入端ADR的一條輸入線上。鑒別碼CA從保密存儲器7的輸出中提取。
這種邏輯機(jī)的缺點是一旦引入了輸入碼CE，內(nèi)部狀態(tài)的變化僅決定于保密存儲器7中所存的字(word)Mi。例如，一旦引入了輸入碼CE，如果要實現(xiàn)65000個狀態(tài)變化，則就要采用一個存儲器容量為65000個二進(jìn)制字的保密存儲器，由于成本的原因在實際中對其不必考慮。為了避免這些缺點，專利FR-92-13913中提出，在提取鑒別碼CA之前，連續(xù)地輸入幾個輸入碼CE到邏輯機(jī)中。然而這個解決方法的缺點是必須利用好幾個時鐘脈沖才能獲得僅僅一位鑒別碼CA，這樣就大大地降低了鑒別電路工作速度和延長了鑒別處理的時間。
因此，本發(fā)明的一個目的就是提供一種擁有上文提到的特征和優(yōu)點的改進(jìn)的鑒別電路。
本發(fā)明的另一個目的是提供一種保密存儲邏輯機(jī)和一種保密存儲鑒別電路，該鑒別電路可顯示保密存儲器中有限數(shù)量的字的大量內(nèi)部狀態(tài)。
本發(fā)明一個更具體的目的是提供一種邏輯機(jī)和一種鑒別電路，它能實現(xiàn)約65000個內(nèi)部狀態(tài)變化以便能產(chǎn)生至少為16位的鑒別碼。
另外，本發(fā)明還有一個目的是提供一個易于生產(chǎn)和價格低廉的邏輯機(jī)和鑒別電路。
這些目的是通過產(chǎn)生鑒別碼的方法實現(xiàn)的，該方法包括從含有大量二進(jìn)制數(shù)的保密存儲器中讀出二進(jìn)制字的周期，在每個周期上，保密存儲器中讀出的字的地址是從前一周期由存儲器讀出的數(shù)據(jù)經(jīng)組合運(yùn)算而得到的二進(jìn)制數(shù)中產(chǎn)生的。
后面將要描述，用這個方法可以實現(xiàn)產(chǎn)生大量的不同內(nèi)部狀態(tài)和這些狀態(tài)之間的變化的邏輯機(jī)，因為根據(jù)本發(fā)明，從一個內(nèi)部狀態(tài)變化到另一個內(nèi)部狀態(tài)，不僅依賴于從存儲器中讀出的字，還依賴于前一個時鐘周期讀出字的邏輯組合運(yùn)算結(jié)果。
在本發(fā)明中，優(yōu)選的邏輯組合運(yùn)算是通過單向(One-way)邏輯組合函數(shù)而實現(xiàn)的。
根據(jù)一個實施例，這些邏輯組合運(yùn)算具體方法是將從保密存儲器讀出的二進(jìn)制數(shù)相加。
有利的是，對于地址生成字的第一個變換運(yùn)算，該運(yùn)算對地址生成字的至少一部分比特位進(jìn)行邏輯組合運(yùn)算。
有利的是，對于地址生成字的第二個變換運(yùn)算，該運(yùn)算在于，對地址生成字的至少一位與偽隨機(jī)移位寄存器的至少一位進(jìn)行邏輯組合運(yùn)算。
有利的是，對于地址生成字的第三個變換運(yùn)算，該運(yùn)算在于，對地址生成字進(jìn)行邏輯刪除運(yùn)算，以使刪除后的地址生成字的比特位數(shù)與保密存儲器地址輸入端的數(shù)目相匹配。
根據(jù)一個可以從一輸入碼中產(chǎn)生一鑒別碼的實施例，該方法分為兩個階段初始化階段，在此階段中，地址生成字的至少一位與每個存儲器讀周期的輸入碼的一位進(jìn)行邏輯組合運(yùn)算；同時還要有一個鑒別碼生成階段，在這個階段中，在每個存儲器讀周期提取地址生成字中的一位生成一位鑒別碼。
根據(jù)一個實施例，初始化階段和產(chǎn)生鑒別碼的階段可以同時完成，鑒別碼在輸入輸入碼的同時產(chǎn)生。
根據(jù)一個實施例，初始化階段和產(chǎn)生鑒別碼的階段也可以順序完成，鑒別碼生成階段在初始化階段中輸入碼的所有位已經(jīng)輸入后開始。
有利地，為了產(chǎn)生長的鑒別碼，將輸入碼至少分為兩個部分，然后輸入碼的第一個部分被輸入，產(chǎn)生鑒別碼的第一部分；輸入碼的第二部分被輸入，產(chǎn)生鑒別碼的第二部分。
本發(fā)明還涉及邏輯機(jī)，它由時鐘信號定時并包括存儲以時鐘信號速率讀出的一組二進(jìn)制數(shù)據(jù)的保密存儲器，其中存儲器的輸出加到邏輯電路的第一輸入端，邏輯電路的輸出又反饋輸入到邏輯電路的第二輸入端，這樣邏輯電路就對它的兩部份輸入進(jìn)行邏輯組合運(yùn)算，以產(chǎn)生提供給存儲器地址輸入端的地址生成二進(jìn)制字。
由此可見，由于采用了邏輯組合函數(shù)，邏輯電路允許邏輯機(jī)產(chǎn)生多得多的內(nèi)部狀態(tài)，在此意義上，邏輯機(jī)能夠產(chǎn)生的內(nèi)部邏輯狀態(tài)的數(shù)目就比存儲在存儲器中的字的數(shù)目多得多。
根據(jù)一個實施例，地址生成字可以在邏輯電路的輸出端被提取。
根據(jù)一個實施例，地址生成字也可以在在邏輯電路的輸出端和第二輸入端之間的輸出緩沖電路的輸出端被提取。
根據(jù)一個實施例，邏輯電路是加法器。
根據(jù)一個實施例，邏輯機(jī)包括減少地址生成字的比特位數(shù)的邏輯裝置。
根據(jù)一個實施例，邏輯機(jī)包括將地址生成字的比特位組合在一起的邏輯裝置。
根據(jù)一個實施例，邏輯機(jī)包括偽隨機(jī)移位寄存器和將移位寄存器至少一位和地址生成字的至少一位組合在一起的邏輯裝置。
本發(fā)明還涉及具有串行輸入端和串行輸出端的用于由輸入碼中產(chǎn)生鑒別碼的鑒別電路，該鑒別電路包括根據(jù)本發(fā)明的邏輯機(jī)，以時鐘速率將輸入碼逐位插入到邏輯機(jī)的邏輯裝置和按時鐘速率從邏輯機(jī)的輸出中提取一位構(gòu)成鑒別碼的一位的裝置。
有關(guān)本發(fā)明的這些和其它目的、特征和優(yōu)點將在后面結(jié)合附圖對本發(fā)明的方法，邏輯機(jī)和鑒別電路的說明部分得到說明，其中圖1是上述傳統(tǒng)微電路智能卡的方框圖。
圖2是前述傳統(tǒng)智能卡的鑒別電路的實現(xiàn)電路圖。
圖3是前述的用現(xiàn)有方法實現(xiàn)的邏輯機(jī)的結(jié)構(gòu)圖。
圖4表示本發(fā)明的邏輯機(jī)的方框圖。
圖5表示與圖4不同的邏輯機(jī)的其它實施例。
圖6表示另一種與圖4不同的邏輯機(jī)實施例的方框圖。
圖7表示采用圖6所示邏輯機(jī)的鑒別電路的更詳細(xì)圖。
如前所述，本發(fā)明的目的之一是提出一種能產(chǎn)生大量內(nèi)部邏輯狀態(tài)的邏輯機(jī)，而且這個邏輯機(jī)還要求簡易，價格低廉。本文后面將在這個邏輯機(jī)的基礎(chǔ)上建立一個改進(jìn)的鑒別電路。
圖4表示了本發(fā)明的邏輯機(jī)20。這個邏輯機(jī)20包括時鐘信號H控制的保密存儲器21(它不能被外部訪問)和有兩個并行輸入端A，B和一個并行輸出端C的邏輯電路22。邏輯機(jī)還包括時鐘信號H控制下的緩沖寄存器23、混合邏輯電路24和邏輯刪除電路25。存儲器21存放構(gòu)成邏輯機(jī)20密鑰KS的一組二進(jìn)制字，它的輸出加到電路22的輸入端A。電路22的輸出C加到混合電路24的輸入端，并通過緩沖寄存器23反饋到輸入端B。混合電路24的輸出加到刪除電路25的輸入端，而刪除電路25的輸出被反饋輸入到存儲器21的地址輸入端ADR?；旌想娐?4是一個可選的部分，它的功能是通過對電路22的輸出端C進(jìn)行邏輯組合處理而產(chǎn)生“干擾”效應(yīng)，從而使邏輯機(jī)20的工作規(guī)律變得非常復(fù)雜而不會被破譯。刪除電路25的功能是刪除由混合電路24產(chǎn)生的數(shù)據(jù)的比特位，刪除比特位后的數(shù)據(jù)用來控制存儲器21的地址輸入ADR。電路22完成將A和B的輸入在輸出端C產(chǎn)生二進(jìn)制字GA的邏輯組合功能FC，這個過程表示為GA=AFCB
在后面的敘述中，GA稱為地址生成字。從圖4中可以清楚的看到，加到存儲器21的地址輸入ADR的地址數(shù)值由字GA產(chǎn)生。
根據(jù)本發(fā)明，邏輯組合函數(shù)FC是一個單向(One way)函數(shù)。這意味著不能通過GA的值反向求出A和B的值的函數(shù)。(逐位異或計算就是”O(jiān)ne way”函數(shù)的例子)。
當(dāng)時鐘脈沖H加到存儲器21和緩沖寄存器23時，從保密存儲器21中讀出的一個字被加到電路22的輸入端A。并聯(lián)地，電路22的輸出端C處的字被緩沖寄存器23的輸出端拷貝，然后加到電路22的輸入端B(本領(lǐng)域普通技術(shù)人員應(yīng)注意在同步時鐘脈沖H加到存儲器21和加到緩沖寄存器23之間就是實現(xiàn)短時移位功能)。
可見，如果邏輯機(jī)20自復(fù)位到0后出現(xiàn)了n個時鐘脈沖H，則電路22在第n個時鐘脈沖Hn的輸出為二進(jìn)制字GA，利用這個GA將生成在下一個時鐘脈沖Hn+1時讀出的字的地址。這個字是對從第一個時鐘脈沖后從存儲器21中讀出數(shù)據(jù)字M1，M2，M3，M4，……Mn進(jìn)行邏輯組合運(yùn)算的結(jié)果，字GA表示為GA=M1FcM2FcM3FcM4Fc… … …FcMn因此，利用本發(fā)明的邏輯組合運(yùn)算，就可以從存儲在存儲器21中有限數(shù)目的字中產(chǎn)生出大量的不同地址生成字，這樣就可以獲得大量的可能的狀態(tài)變化。
在一個優(yōu)選實施例中，為了簡單起見，電路22是一個八位加法器，它的進(jìn)位輸出CRY為空；同時，存儲器21中存儲的八個每個字為八位的二進(jìn)制字。因而，加法器22的輸出端C的字GA也是八位，表示為g0到g7，它是由從存儲器21中讀出的數(shù)據(jù)M1，M2，M3，M4，……．Mn進(jìn)行模255加法所得到的結(jié)果組成。表示為GA=∑M1to Mn(modulo 255)在這種情況下，可以獲得256個不同的地址生成字，這就可以從僅由八個八位字組成的密鑰KS中產(chǎn)生256個不同的內(nèi)部狀態(tài)和256種狀態(tài)變化可能性。
圖5表示了根據(jù)本發(fā)明的邏輯機(jī)20的另一實施例20-1。根據(jù)該實施例，混合電路24的輸入由緩沖寄存器23的輸出饋入，緩沖寄存器23的輸出同時加到電路22的輸入端B。這時，地址生成字GA是前一個時鐘周期讀出的數(shù)據(jù)M1，M2，M3，M4，……Mn-1被模加器255模加所得的結(jié)果。表示為GA=∑M1to Mn-1(模加器255)前文提到的本發(fā)明的具體目的是提供一個邏輯機(jī)，在它的內(nèi)部狀態(tài)之間可以有約65000種可能的狀態(tài)變化，它能利用16位碼字的所有位。這個結(jié)果可以通過將前面提到的八位加法器替換為16位加法器而簡單地實現(xiàn)(這樣就可以生成地址生成字GA的65536個可能值)，同時保持保密存儲器中還是存儲八個八位數(shù)據(jù)。然而這個解決方案在工業(yè)化應(yīng)用中沒有價值，因為它要求額外的生產(chǎn)成本。所以，邏輯機(jī)的結(jié)構(gòu)最好是限制在八位結(jié)構(gòu)。
因此，本發(fā)明的增加邏輯機(jī)可能的狀態(tài)變化的構(gòu)思，就是在偽隨機(jī)模式下使用移位寄存器進(jìn)行工作，例如八位移位寄存器，并在地址生成字GA中插入偽隨機(jī)移位寄存器生成序列的至少一位。這時，邏輯機(jī)的內(nèi)部狀態(tài)就增加到256×256，即約65000個可能的狀態(tài)。這是因為偽隨機(jī)移位寄存器的每一個內(nèi)部狀態(tài)可以與地址生成字GA的每個內(nèi)部狀態(tài)相組合。
圖6表示了實施本發(fā)明第二方面的邏輯機(jī)30。同樣畫出了結(jié)合圖4所述的方式安置的存儲器21以及22，23，24，25。而且，這個邏輯機(jī)還包括一個移位寄存器26，它的長度為八位r0，r1，……r7，其定時信號為時鐘信號H，并以偽隨機(jī)工作模式排列。
寄存器26在如下情況采取偽隨機(jī)工作模式當(dāng)寄存器26中的至少一位r0---r7與地址生成字GA的至少一位邏輯組合在一起，在下一個時鐘脈沖形成寄存器26的輸入位。于是，在圖6中的例子中，寄存器26中的三位r1，r4，r6在邏輯電路27中組合(可以組合更少或更多的位)。邏輯電路27的輸出端產(chǎn)生一個通過邏輯電路28與地址產(chǎn)生字GA的三位相組合的位(同樣可以組合更少或更多的位)。而電路28的輸出端產(chǎn)生一個加到寄存器26輸入端的位。
而且，為了偽隨機(jī)移位寄存器的256個可能的內(nèi)部狀態(tài)與地址生成字GA的256個可能的內(nèi)部狀態(tài)相組合，并提供給邏輯機(jī)30約65000個可能的狀態(tài)變化，偽隨機(jī)移位寄存器26的至少一位必須與地址生成字GA的至少一位相組合。在圖6的例子中，采用了將電路27產(chǎn)生的一位輸出加到邏輯刪除電路(圖中25所示)，也即這一位代表了寄存器26的r1，r4，r6三位。
優(yōu)選地，刪除電路25，電路27和電路28是線性邏輯電路，即包括基于異或門的邏輯電路。
圖7表示了使用了前面分析的邏輯機(jī)30的鑒別電路40的實施例。這個鑒別電路由串行輸入碼CE產(chǎn)生串行的鑒別碼CA。構(gòu)成邏輯機(jī)的有關(guān)部件標(biāo)示在電路中，它們是包含由八個八位二進(jìn)制字組成的保存密鑰的保密存儲器21、加法器22、緩沖寄存器23、電路24，25，27，28以及寄存器26。
混合電路24包括八個邏輯子電路24-0，24-1，24-3……24-7，由于地址生成字八位g0，g1，g2……g7的邏輯混合，致使這八個子電路產(chǎn)生八位g’0，g’1，g’2……g’7。每個子電路24-0至24-7包括諸如有兩個輸入端的或非門，其輸出加到具有兩個輸入端的NAND門的一個輸入端。第i個子電路24-I產(chǎn)生的每個第I位g’i表示成如下的邏輯形式(符號“／”代表邏輯非)g’i=／(giAND／(g’i+1OR gi-1))，最低位g’0表示為g’0=／(g0 AND／g1)而最高位g’7表示為g’7=／(g7 AND／g6)其中，輸入碼CE從電路27處引入，因此電路27在本例中是四輸入異或門，一個輸入是輸入碼CE，另三個輸入是從偽隨機(jī)移位寄存器中來的三位r1，r4，r6。
其輸出饋入偽隨機(jī)移位寄存器26的電路28可以是四輸入異或門，它的三個輸入是地址生成字GA經(jīng)過混合電路24處理后得到的g’2，g’5，g’7三位，另一個輸入來自于由異或門27產(chǎn)生的輸出。
刪除電路25包括諸如三個四輸入異或門25-1，25-2，25-3，它們分別產(chǎn)生三個加到保密存儲器21的地址輸入端ADR的輸出a0，a1，a2。門25-1在其輸入端可以接收來自異或門27的輸出和位g’0，g’1，g’2；門25-2是接收三個位g’2，g’3，g’4，g’5；最后門25-3是接收三個位g’4，g’5，g’6，g’7。
最后，鑒別碼CA的位可以在位邏輯狀態(tài)的循環(huán)方向，在輸入碼CE插入之處被提取，比如從加法器22的輸出端被提取。例如可以將地址生成字CA的g2位提取出而作為鑒別碼的一位。
于是，本發(fā)明提出了一種結(jié)構(gòu)簡單的鑒別電路，它能在僅僅16個時鐘周期中提供16位鑒別碼，并能由這個鑒別碼提供65000個可能性。與現(xiàn)有技術(shù)中的相同，鑒別碼CA可以表示為CA=FKS(CE)這里，變換函數(shù)FKS通過由密鑰KS決定的鑒別電路實現(xiàn)，而這個密鑰Ks由八個八位字構(gòu)成。
通過閱讀書面的說明書，本領(lǐng)域的普通技術(shù)人員可以清楚地知道本發(fā)明的鑒別電路可以有許多變化和實施例，尤其是，對位的不同組合有可能擾亂電路的工作或者將內(nèi)部狀態(tài)的數(shù)目加倍。然而，由于電路的性能依靠隨機(jī)和統(tǒng)計參數(shù)，本領(lǐng)域的普通技術(shù)人員要注意只有對電路的設(shè)計進(jìn)行仔細(xì)的考慮，所設(shè)計的電路才能達(dá)到期望的性能，設(shè)計中特別是要借助于常規(guī)的計算機(jī)仿真工具。
而且，根據(jù)本發(fā)明鑒別電路的工作性能，可以有兩種電路的實現(xiàn)方法其一是輸入碼CE的輸入和鑒別碼CA的輸出在時鐘同步下同時進(jìn)行；其二是在輸入碼CE全部輸入后，再輸出鑒別碼CA。對于第二種方法，雖然兩個輸入碼CE非常相似僅有一位不同，但可以產(chǎn)生區(qū)別很大的鑒別碼，這樣就提高了鑒別電路的性能。
最后，如果希望從32位的輸入碼CE產(chǎn)生32位的鑒別碼CA，而鑒別電路又只能提供約65000個內(nèi)部狀態(tài)的變化(覆蓋16位碼代表的范圍)，本發(fā)明中提出一個解決方法如下(1)將輸入碼CE分成兩個16位長的碼CE1和CE2。
(2)輸入第一個16位碼CE1(16個時鐘脈沖)。
(3)產(chǎn)生第一個16位的鑒別碼CA1(后續(xù)16個時鐘周期)，然后，(4)輸入碼CE2(16個時鐘脈沖)(5)產(chǎn)生第二個16位鑒別碼CA2(后續(xù)16個時鐘周期)最后所要求的鑒別碼就是得到的碼CA1和CA2級聯(lián)。
雖然在本文的前面提到本發(fā)明的目的是對智能卡進(jìn)行改進(jìn)，但顯而易見本發(fā)明提出的方法和設(shè)計的鑒別電路適合于大量的實際應(yīng)用和廣泛的采用連線邏輯微電路進(jìn)行鑒別的任何產(chǎn)品，如無接觸的電子標(biāo)簽(借助電磁場信號工作)，電子鎖(有接觸或無接觸的)，個人身份識別的電子卡片等。
權(quán)利要求
1．產(chǎn)生鑒別碼CA的方法，包括從一組二進(jìn)制字組成的保密存儲器(21)中讀出二進(jìn)制字(Mn)的周期，其特征在于在每個周期中從保密存儲器(21)中讀出的二進(jìn)制字的地址從一二進(jìn)制字(GA)中生成，所述的字代表前面周期里從存儲器中讀出的字(M1，M2，M3，M4，……Mn)邏輯組合運(yùn)算(FC，∑)得到的結(jié)果。
2．根據(jù)權(quán)利要求1提出的方法，其特征在于所述的組合運(yùn)算是借助于單向方式的邏輯組合函數(shù)。
3．根據(jù)權(quán)利要求1和2之一中提出的方法，其特征在于所述的邏輯組合運(yùn)算還包括累加從保密存儲器中讀出的二進(jìn)制字(M1，M2，M3，M4，……Mn)。
4．根據(jù)權(quán)利要求1到3之一中提出的方法，其特征在于它包括對所述地址生成字(GA)的第一個變換運(yùn)算(g’0-g’7)，并包含邏輯組合該地址生成字(GA)的比特位(g0-g7)的至少一部分。
5．根據(jù)權(quán)利要求1到4之一中提出的方法，其特征在于它進(jìn)一步包括對所述地址生成字(GA)第二個變換運(yùn)算，并包含將地址生成字(GA)位(g’0，g’1，g’2)的至少一位與由偽隨機(jī)移位寄存器(26)的至少一位(r1，r4，r6)進(jìn)行邏輯組合運(yùn)算。
6．根據(jù)權(quán)利要求1到5中提出的方法，其特征在于它進(jìn)一步包括對地址生成字(GA)第三個變換運(yùn)算，并包含將地址生成字(GA)位(g0-g7)的數(shù)量進(jìn)行刪減到與與保密存儲器(21)的地址輸入(a0，a1，a2)位數(shù)相匹配。
7．根據(jù)權(quán)利要求1到6之一中提出的從輸入碼(CE)產(chǎn)生鑒別碼(CA)的方法。其特征是(1)在初始化階段，存儲器的每個讀取周期內(nèi)，地址生成字(GA)的至少一位(g’0，g’1，g’2)與輸入碼(CE)的一位進(jìn)行邏輯組合運(yùn)算。(2)在產(chǎn)生鑒別碼的階段，保密存儲器的每個讀周期內(nèi)，提取地址生成字(GA)的一位(g2)，以形成鑒別碼(CA)。
8．根據(jù)權(quán)利要求7中的方法，其特征在于初始化階段和鑒別碼產(chǎn)生階段的同時完成，即在輸入碼CE的同時產(chǎn)生鑒別碼CA。
9．根據(jù)權(quán)利要求7中的方法，其特征是另一種初始化階段和鑒別碼產(chǎn)生階段依次完成，產(chǎn)生鑒別碼階段在初始化階段所有的輸入碼CE輸入完后開始。
10．根據(jù)在權(quán)利要求9中的方法，要產(chǎn)生長的鑒別碼，輸入碼CE分為兩個部分CE1和CE2，第一部分輸入碼CE1被輸入后可以產(chǎn)生鑒別碼(CA)的第一部分CA1，第二部分輸入碼CE2被輸入后可以產(chǎn)生鑒別碼(CA)的第二部分CA2。
11．由時鐘信號(H)定時的邏輯機(jī)(20，20-1，30)，它包括以時鐘速率讀出的存儲在保密存儲器(21)的一組二進(jìn)制數(shù)據(jù)。其特征是所述存儲器(21)的輸出被加到邏輯電路(22)的第一輸入端A，所述邏輯電路(22)的輸出端(C)反饋到電路(22)的第二輸入端B，邏輯電路(22)進(jìn)行其兩個輸入端A，B的組合運(yùn)算(FC，“+”)，并產(chǎn)生加到保密存儲器的地址輸入端ADR第二第二地址生成二進(jìn)制字(GA)。
12．根據(jù)權(quán)利要求11的邏輯機(jī)(20，30)，其特征在于所述的地址生成字(GA)是在所述邏輯電路(22)的輸出處被提取的。
13．根據(jù)權(quán)利要求11的邏輯機(jī)(20-1)，其特征在于所述地址生成字(GA)是在位于邏輯電路(22)的輸出(C)和第二個輸入(B)之間的緩沖電路(23)的輸出處被提取的。
14．根據(jù)權(quán)利要求11到13之一的邏輯機(jī)，其特征在于所述的邏輯電路(22)是加法器。
15．根據(jù)權(quán)利要求11到14之一的邏輯機(jī)，其特征在于它包括一用于減去地址生成字(GA)比特位(g0-g7)數(shù)(a0，a1，a2)的邏輯裝置(25)。
16．根據(jù)權(quán)利要求11到15之一的邏輯機(jī)，其特征在于它包括一用于將地址生成字(GA)的比特位(g0-g7)組合到一起的邏輯裝置(24)。
17．根據(jù)權(quán)利要求11到16之一的邏輯機(jī)，其特征在于它包括一偽隨機(jī)移位寄存器(26)和用于將移位寄存器(26)的至少一位(r1，r4，r6)與地址生成字(GA)中的至少一位(g’0，g’1，g’2)進(jìn)行組合的邏輯裝置(25-1，27)。
18．具有串行輸入和串行輸出、用于從輸入碼(CE)中產(chǎn)生鑒別碼(CA)的鑒別電路(40)，其特征在于它包括權(quán)利要求11到17的邏輯機(jī)(30)，邏輯裝置(25-1，27)，用于使輸入碼(CE)按時鐘速率逐位輸入到邏輯機(jī)(30)，以及提取裝置，用于以時鐘速率從邏輯機(jī)(30)輸出提取一位(g2)作為所述的鑒別碼(CA)的一位。
全文摘要
用于產(chǎn)生鑒別碼(CA),尤其是用于鑒別智能卡的方法和邏輯電路。該方法包括在將位字從包含大量位字保密存儲器(21)中讀出的步驟周期,并將在上一周期讀出的字組合。該組合結(jié)果用作用于產(chǎn)生在下一周期被讀出的字的地址的地址產(chǎn)生字(GA)。
文檔編號G07F7/10GK1204412SQ96198928
公開日1999年1月6日 申請日期1996年10月1日 優(yōu)先權(quán)日1995年10月9日
發(fā)明者J·科瓦斯基 申請人:內(nèi)部技術(shù)公司