專利名稱：用于dram存儲(chǔ)器的帶有垂直晶體管的寫入放大器/讀出放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器DRAM的寫入放大器/讀出放大器，其上配有垂直晶體管。
動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM存儲(chǔ)器)是一種存儲(chǔ)數(shù)字信息的最重要的存儲(chǔ)器，每個(gè)DRAM存儲(chǔ)器包括一個(gè)晶體管，用于控制存儲(chǔ)電荷的單元和電容器，所述電荷是指已經(jīng)存入存儲(chǔ)器單元的信息。
所述各存儲(chǔ)器單元按矩陣形式布置和連接，每個(gè)存儲(chǔ)器單元具有一個(gè)所謂字線和一個(gè)位線，所有存儲(chǔ)器單元的一行具有同一個(gè)字線，或具有兩個(gè)字線，它們與每兩個(gè)單元相連接，并且存儲(chǔ)器單元矩陣的每行與一個(gè)或兩個(gè)位線相連接。通過激活一個(gè)特定的字線，使所有相連接的存儲(chǔ)器單元由其位線讀出，寫入或者刷新(更新)存儲(chǔ)器單元的信息內(nèi)容。刷新對于DRAM存儲(chǔ)器是必要的，由于漏電流的存在，特別是在集成的組件上，在電容器內(nèi)存儲(chǔ)的電荷往往會(huì)隨著時(shí)間而丟失。
為了讀出存入存儲(chǔ)器單元的信息，或者刷新信息，設(shè)置寫入或者讀出電路，它們中的每一個(gè)一般與兩個(gè)位線相連接，這種與兩個(gè)位線的連接可以比較電荷信息的差別，并且簡化對存儲(chǔ)器單元內(nèi)容的運(yùn)算。


圖1是現(xiàn)有技術(shù)的讀取DRAM存儲(chǔ)器單元的寫入/讀出裝置的一個(gè)實(shí)例。這種電路主要包括一個(gè)乘法器A，一個(gè)運(yùn)算子電路B和一個(gè)預(yù)充電/均衡子電路C。該電路的核心是帶有一個(gè)觸發(fā)器的運(yùn)算子電路B，它由兩個(gè)晶體管對和同極晶體管構(gòu)成，即nMOS晶體管T1和T2，或pMOS晶體管T4和T5。在這個(gè)實(shí)例中所述的寫入/讀出放大器裝置與兩個(gè)位線相連接，一個(gè)是位線BL，一個(gè)是基準(zhǔn)位線BBL，這里BBL通過接口10與晶體管T1的柵極相連接，而BL通過接口12與晶體管T2的柵極相連接。此外，BBL通過接口11與晶體管T2的源/漏區(qū)相連接，而BL通過接口13與晶體管T1的源/漏區(qū)相連接。兩個(gè)晶體管的另一個(gè)源/漏區(qū)則通過一個(gè)SAN接口14與晶體管T3相連接，晶體管T3通過接口15與導(dǎo)線17相連接，后者是傳輸NSET信號(hào)的信號(hào)線，該晶體管可以在接地(GND)和NSET信號(hào)之間切換。通過地線18和接口16，晶體管T3的另一個(gè)源/漏區(qū)接地。由晶體管T4和T5構(gòu)成的第二晶體管對以如上所述的同樣的方式與位線BL和BBL相連接，然而在晶體管T6上，由VDD代替了接地。這種現(xiàn)有技術(shù)的電路起到將可能的信號(hào)狀態(tài)離析成明確的信號(hào)電平進(jìn)行運(yùn)算，所述存儲(chǔ)單元的內(nèi)容用邏輯1或邏輯0表示。
乘法器A包括兩個(gè)晶體管T7和T8，前者用于位線BL，后者用于位線BBL，位線BL通過接口34與晶體管T7的源/漏區(qū)相連接，而位線BBL通過接口31與晶體管T8相連接。一個(gè)乘法器信號(hào)通過MUX線36傳輸?shù)骄w管T7和T8的接口33和30，于是晶體管導(dǎo)通，在導(dǎo)通期間，在BL或者BBL上的電壓通過接口35和32傳送。
預(yù)充電/均衡子電路C包括三個(gè)晶體管T9,T10和T11,BBL通過一個(gè)接口40與晶體管T10的源/漏區(qū)相連接，而BL通過接口42與晶體管T9的源/漏區(qū)相連接。兩個(gè)晶體管T9和T10的另一個(gè)源/漏區(qū)通過接口44與VBLEQ信號(hào)線46相連接，晶體管T11的源/漏區(qū)通過接口41與BBL相連接，并且通過接口43與BL相連接，這三個(gè)晶體管T9,T10和T11的每個(gè)柵極區(qū)都通過接口45與EQ線47相連接。這里所述的電路是作為寫入/讀出電路的一個(gè)說明例子，并不用于限定本發(fā)明，由此可以派生出許多變種電路。
DRAM存儲(chǔ)器的制造需要較高的支出成本，當(dāng)今的DRAM存儲(chǔ)器實(shí)際上主要由集成半導(dǎo)體制成，其中存儲(chǔ)單元的布置，字線包含字線控制及位線包含位線控制等集成在一個(gè)電路中，該電路成型在一個(gè)硅晶體結(jié)構(gòu)上。在制造集成電路消耗的支出中的主要因素是硅晶體可用表面的大小。目前最大的花費(fèi)投入在如何在盡可能小的芯片表面上容納確定的存儲(chǔ)單元數(shù)量及其存儲(chǔ)支持邏輯，這種越來越小的需求所要求的花費(fèi)實(shí)際上是一種持續(xù)的要求，為此需要持續(xù)地優(yōu)化DRAM存儲(chǔ)器的內(nèi)部結(jié)構(gòu)設(shè)計(jì)。這種DRAM存儲(chǔ)器的結(jié)構(gòu)設(shè)計(jì)可以達(dá)到在小于8F2的可用晶面上生成1G比特量級(jí)，其中F是指用光刻技術(shù)制造的最小構(gòu)件尺寸或按平行位線順序形成的一個(gè)網(wǎng)格寬度的一半。響應(yīng)上述表面越來越小化的趨勢，所述位線設(shè)計(jì)產(chǎn)生了從“疊放式”概念到“開放式”概念的過渡，前者一般兩個(gè)字線相鄰引出，每個(gè)均與兩個(gè)存儲(chǔ)器單元相對應(yīng)，而后者僅采用一個(gè)字線，該字線與一行中的每個(gè)存儲(chǔ)器單元相對應(yīng)。采用這種方式，一次性比較兩個(gè)相鄰的位線的電荷量是不可能的，為此一個(gè)平行的基準(zhǔn)位線不作為基準(zhǔn)使用。相反，一個(gè)基準(zhǔn)位線引到另外的單元陣列，目的是將一個(gè)相對應(yīng)的位線的電壓能夠與一個(gè)非對應(yīng)的基準(zhǔn)位線相比較。通過取消第2個(gè)平行的位線，縮小了寫入/讀出放大器的能夠支配的閑置面寬度。為了使DRAM存儲(chǔ)器單元更小，常規(guī)的寫入/讀出放大器的可用閑置面的字線和位線布置的寬度可以從8F到4F，在又一個(gè)實(shí)例中，兩個(gè)位線相疊放置，它們被引到不同的例如條形相鄰放置的單元陣列上。
已有的公知寫入/讀出放大器可能由于減小尺寸導(dǎo)致沒有足夠的閑置面，為此目前還不可能制成具有新式DRAM存儲(chǔ)單元間隔的相鄰放置的寫入/讀出放大器。所以寫入/讀出電路在芯片上的布置應(yīng)當(dāng)努力與更小的單元尺寸的情況相匹配，這種布置又提高了安置寫入/讀出電路的面積需求，于是進(jìn)一步使制造每個(gè)DRAM存儲(chǔ)構(gòu)件的總投入增加。
本發(fā)明的目的是提供一種包括新式現(xiàn)代DRAM存儲(chǔ)器的寫入/讀出電路，它具有寬度僅有4F的更小的網(wǎng)格。
本發(fā)明的目的是這樣實(shí)現(xiàn)的，一個(gè)集成寫入/讀出電路，其中包括根據(jù)獨(dú)立權(quán)利要求1所述的DRAM存儲(chǔ)器，和采用根據(jù)從屬權(quán)利要求X所述的用于寫入/讀出電路的集成DRAM存儲(chǔ)器的垂直晶體管。
本發(fā)明的其他有益的設(shè)計(jì)、方案和詳細(xì)情況體現(xiàn)在從屬權(quán)利要求、說明書及其附圖的內(nèi)容中。
根據(jù)本發(fā)明的原理，寫入/讀出電路中至少有一部分所使用的常規(guī)晶體管被所謂的垂直晶體管所取代，它們的不同摻雜的區(qū)域疊置放置，或者基本上疊置。采用垂直晶體管和采用傳統(tǒng)的晶體管相比，能夠節(jié)約可觀的空間，目的是保證在網(wǎng)格中的寫入/讀出電路裝置具有更小的網(wǎng)格寬度。
本發(fā)明的集成的寫入/讀出電路用于運(yùn)算DRAM存儲(chǔ)器中的至少一個(gè)位線，在所述的寫入/讀出電路中至少一個(gè)晶體管是采用垂直晶體管。
所述寫入/讀出電路如傳統(tǒng)電路，采用至少兩個(gè)不同溝道類型晶體管對進(jìn)行運(yùn)算，在所述的寫入/讀出電路中所用的晶體管對中的晶體管可以是采用垂直晶體管。由于所述晶體管對一般構(gòu)成一個(gè)寫入/讀出電路的核心，采用垂直晶體管，它們僅覆蓋足夠小的空間，由此可以實(shí)現(xiàn)本發(fā)明的目的。
為了盡可能節(jié)約晶體管對內(nèi)垂直晶體管裝置所用的空間，晶體管具有一個(gè)共用的源/漏區(qū)，其上能夠接受供給的電壓(SAN輸入，SAP輸入)，由于每個(gè)晶體管對各有一個(gè)晶體管源/漏區(qū)，它們共用一個(gè)電壓，如此能夠在芯片上得到進(jìn)一步簡化的必要的硅區(qū)。
激勵(lì)晶體管對導(dǎo)通的在晶體管對上的必要的電壓(VDD,GND)也利用晶體管實(shí)現(xiàn)，在本發(fā)明中這些晶體管也可以是垂直晶體管。
還可以實(shí)現(xiàn)進(jìn)一步簡化的電路，一個(gè)任意的晶體管對的垂直晶體管或供給這些垂直晶體管對電壓的垂直晶體管，具有一個(gè)共用的源/漏區(qū)。
如圖1所示，所述晶體管對的源/漏區(qū)與相關(guān)的開關(guān)晶體管相連接，因此該設(shè)備具有一個(gè)共用的源/漏區(qū)槽，這種垂直晶體管的共用源/漏區(qū)可以與一個(gè)電壓源(VDD或GND)通過一SET導(dǎo)線相連接，根據(jù)晶體管的類型，確定或者與NSET,或者與PSET導(dǎo)線相連接。
為了實(shí)現(xiàn)節(jié)約空間的目的，所述晶體管對最好采用垂直晶體管，其寬度在橫向上至少具有一個(gè)位線，目的是與所述位線的網(wǎng)格寬度相適應(yīng)，一個(gè)位線的網(wǎng)格寬度是伸長的，一個(gè)位線的寬度包括與最近位線的必要的間距，為此，需要保證每個(gè)晶體管對所要求的兩個(gè)晶體管能夠相鄰放置，例如采用共同的源/漏區(qū)的簡化形式。
本發(fā)明的寫入/讀出電路最好還具有一個(gè)連接至少一個(gè)位線的乘法器電路，其中乘法器電路所用的晶體管是垂直晶體管，借助于垂直晶體管實(shí)現(xiàn)的寫入/讀出電路的其他組件能夠節(jié)約總的空間。并且，乘法器電路也是與預(yù)定的網(wǎng)格完全匹配的。
使垂直晶體管的至少一部分連接一個(gè)共同的多晶硅柵極區(qū)的所有位線，能夠進(jìn)一步節(jié)約空間，這里所有位線的“所有”是指與一個(gè)確定的寫入/讀出電路相關(guān)的所有位線，并不是指在所述DRAM存儲(chǔ)器中使用的所有位線。
垂直晶體管的共同的多晶硅柵極區(qū)最好能夠與一個(gè)乘法器信號(hào)源相連接，這樣通過這些晶體管的柵極區(qū)能夠轉(zhuǎn)換通斷狀態(tài)。本發(fā)明的寫入/讀出電路還可以具有一個(gè)預(yù)充電/均衡子電路，其中預(yù)充電/均衡子電路中用的晶體管也可以是垂直晶體管。
本發(fā)明的帶有垂直晶體管的寫入/讀出電路的所有三個(gè)子電路至少分立制成，特別是當(dāng)整個(gè)寫入/讀出電路中的所有子電路采用垂直晶體管制成，可以實(shí)現(xiàn)具有預(yù)定的窄網(wǎng)格的現(xiàn)代DRAM存儲(chǔ)器。
所述的預(yù)充電/均衡子電路的垂直晶體管的至少部分最好具有一個(gè)共同的多晶硅柵極區(qū)，根據(jù)基本科學(xué)原理，不同晶體管的相鄰區(qū)域通過共同的結(jié)構(gòu)在硅中制成，可以使總結(jié)構(gòu)簡單和使空間需求減小。
所述的預(yù)充電/均衡子電路的垂直晶體管的共用多晶硅柵極區(qū)最好是與一個(gè)均衡信號(hào)源(EQ)相連接。
所述的預(yù)充電/均衡子電路相應(yīng)于各條位線中至少一條位線具有一個(gè)晶體管，所述晶體管的一個(gè)源/漏區(qū)與一個(gè)電壓源相連接，所述晶體管的這些源/漏區(qū)構(gòu)成一個(gè)共用的源/漏區(qū)。
談到其結(jié)構(gòu)，垂直晶體管最好具有一個(gè)位于基片材料上的凸出部，它的側(cè)壁用作溝道，在所述的凸出部上形成一層用作第一源/漏區(qū)，該層面向基片的背面的材料摻雜，在基片上緊靠所述凸出部形成的層面向基片的背面的材料摻雜，用作第二源/漏區(qū)，并且在所述凸出部的側(cè)壁上和從凸出部的側(cè)壁向第二源/漏區(qū)的過渡部分形成多晶硅材料的柵極區(qū)。所述多晶硅可以形成一個(gè)多晶硅接觸區(qū)，與柵極區(qū)能夠相接觸。
采用上述優(yōu)選的垂直晶體管的實(shí)例，本發(fā)明的電路與常規(guī)的利用水平布置的晶體管構(gòu)成的電路相比，能夠顯著節(jié)約空間。所述凸出部可以這樣形成，所述晶體管對的晶體管具有一個(gè)寬度，它允許晶體管在位線的寬度網(wǎng)格內(nèi)插入，也就是說，一個(gè)凸出部寬度大約與位線的一半網(wǎng)格寬度相當(dāng)(因?yàn)楸仨毚嬖陂g隔)，這里人們也可以采用光刻微小工藝制成所需結(jié)構(gòu)，其他晶體管可以具有一個(gè)凸出部，它的寬度大約與一個(gè)位線的網(wǎng)格寬度相當(dāng)，因此凸出部具有共同的網(wǎng)格寬度，直達(dá)下一個(gè)位線，并且，與兩個(gè)網(wǎng)格寬度相配合。如果對于每個(gè)位線或者位線組，晶體管不是必須兩兩相鄰放置，而是僅一個(gè)晶體管，那么最好由兩個(gè)位線構(gòu)成。
本發(fā)明的寫入/讀出電路的值得推薦的特點(diǎn)是，該電路與兩個(gè)位線相連接。一個(gè)帶有兩個(gè)位線的裝置能夠與目前已經(jīng)有的公開的寫入/讀出電路的布置相配合，并且簡化了現(xiàn)有晶體管對的利用，因?yàn)樗鼈冇蓛蓚€(gè)位線實(shí)現(xiàn)操作。所述位線組可以引至DRAM存儲(chǔ)器中的不同的存儲(chǔ)器側(cè)。本實(shí)例建議，所述兩個(gè)位線引至一個(gè)存儲(chǔ)器側(cè)，在這種情況下，在所述寫入/讀出電路上的兩個(gè)位線和有關(guān)的DRAM存儲(chǔ)器的主平面上下疊放，所述位線組與垂直晶體管的連接最好通過基本上垂直的導(dǎo)線實(shí)現(xiàn)，該導(dǎo)線由位線組向下伸出直到所述晶體管。
本發(fā)明通過采用垂直晶體管作為寫入/讀出電路的晶體管，構(gòu)成一個(gè)DRAM集成存儲(chǔ)器。本發(fā)明這種方案的優(yōu)點(diǎn)將通過對本發(fā)明的寫入/讀出電路的推薦實(shí)施例的描述，更明確和容易為人理解。
下面將根據(jù)具體實(shí)施例對本發(fā)明作出詳細(xì)說明，這些實(shí)施例均采用圖示方式輔助加以說明。附圖如下圖1是如上所述的一個(gè)用于運(yùn)算一個(gè)DRAM存儲(chǔ)器內(nèi)的位線的普通寫入/讀出電路；圖2是本發(fā)明的寫入/讀出電路的一個(gè)運(yùn)算子電路的推薦實(shí)施例；圖3和4分別是圖2所示集成電路視圖的沿剖線Ⅲ和Ⅳ的剖視圖；圖5是根據(jù)本發(fā)明推薦的實(shí)施例實(shí)現(xiàn)的兩個(gè)位線與一個(gè)晶體管對相連接的三維視圖；圖6是根據(jù)本發(fā)明的推薦實(shí)施例實(shí)現(xiàn)的一個(gè)乘法器子電路的視圖；圖7是圖6所示乘法器子電路內(nèi)垂直晶體管視圖的沿剖線Ⅶ的剖視圖；圖8是圖6所示乘法器子電路內(nèi)位線組和兩個(gè)垂直晶體管疊放視圖的沿剖線Ⅷa和Ⅷb的剖視圖；圖9是本發(fā)明的預(yù)充電/均衡子電路的一個(gè)推薦實(shí)施例；圖10是圖9所示的預(yù)充電/均衡子電路的晶體管的沿剖線X的剖視圖。
在圖2中，展示了根據(jù)本發(fā)明的運(yùn)算子電路和寫入/讀出電路的主要部分。該附圖展示了晶體管對的兩個(gè)不同區(qū)域，晶體管的內(nèi)部布置及在不同摻雜層的差別。圖2中所示的裝置的多晶硅區(qū)域的電路與圖1所示的運(yùn)算電路B相符合，因此相同的結(jié)構(gòu)在各圖中采用相同的符號(hào)表示。圖2中從上面的區(qū)域伸出兩個(gè)垂直疊放的位線BL和BBL，它們通過晶體管T1和T4并且平行于DRAM存儲(chǔ)器的平面敷設(shè)，由兩個(gè)位線分別向下垂直連接。圖2所示的晶體管T1至T4和T3及T6的多晶硅區(qū)域位于剖面線的表面部分，沒有剖面線的T1的區(qū)域56、T2的區(qū)域57、T4的區(qū)域60和T5的區(qū)域61是n(56,57)摻雜的，或者p(60,61)摻雜的晶體管區(qū)域，它們用作晶體管的源/漏區(qū)。源/漏區(qū)和其周圍的多晶硅區(qū)域共同嵌入形成在T1、T2和T3(59)的平面n摻雜層，或者形成在T4、T5和T6(63)的p摻雜層上。這種不同多晶硅區(qū)的三維結(jié)構(gòu)可以進(jìn)一步從圖3和圖4清楚看出，其中圖3是沿位線方向的剖視圖，圖4是沿位線的正交方向的剖視圖。如圖所示，晶體管T1和T2在基片64上具有p摻雜層，位于其他已制備的結(jié)構(gòu)件之下。由所述基片伸出一個(gè)凸出部64a，它的存在保證了根據(jù)本發(fā)明實(shí)現(xiàn)的晶體管的垂直布置。在所述凸出部上具有一個(gè)反型摻雜層56(在圖3中是n摻雜層)，它用作晶體管的源/漏區(qū)。所述凸出部圍繞著多晶硅50的所有側(cè)，形成在多晶硅柵極區(qū)50a和凸出部64a或?qū)?6之間，此外還形成一個(gè)氧化層，圖中未示出。如圖3所示，多晶硅柵極區(qū)50a從多晶硅接觸區(qū)50b轉(zhuǎn)入，用于與位線相接觸。其他晶體管T2、T4和T5的結(jié)構(gòu)是相一致的，一部分是摻雜的，它們的結(jié)構(gòu)如圖3所示的晶體管T1。
圖2和圖3表示垂直晶體管T3和T6，它們與電壓VDD或者與地電極GND接通，用作垂直晶體管。電壓通過地線18或?qū)Ь€VDD28供給晶體管T3或者T6的一個(gè)源/漏區(qū)58或62上的接點(diǎn)16或26。晶體管T3和T6的多晶硅柵極區(qū)54或55垂直放置在一個(gè)凸出部上，通過接點(diǎn)15或25及導(dǎo)線17或27與信號(hào)線NSET或PSET接通或者斷開，由此能夠以簡單的方式實(shí)現(xiàn)圖1的電路的SAN或SAP連接14或24。如圖1所示，連接接點(diǎn)10,12,20和22將位線與晶體管T1、T2、T4和T5的柵極區(qū)相連接，類似的，連接接點(diǎn)11,13,21和23將位線與晶體管T1、T2、T4和T5的第一源/漏區(qū)相連接。
將位線與晶體管相連接的具體連接結(jié)構(gòu)以三維視圖方式在圖5中表示，圖5展示了晶體管對T1/T2的一個(gè)實(shí)施例。同樣，各附圖中相同的標(biāo)號(hào)代表相同的技術(shù)特征。如圖所示，多晶硅區(qū)50和51圍繞著基片伸出部64a和層56、57形成，在圖中背后的區(qū)域形成一個(gè)具有一個(gè)上表面的獨(dú)立的塊50b,51b，在該上表面上可以形成接點(diǎn)10和12。接點(diǎn)11和13形成在層57或56上，如圖5清楚所示，本發(fā)明使用的垂直晶體管的結(jié)構(gòu)是對層56、57進(jìn)行預(yù)定的摻雜，一個(gè)在反型摻雜基片64上構(gòu)成的凸出部64a形成在所述層56、57上，在凸出部之間形成溝道，由凸出部的側(cè)邊之間形成層59，還包括第一定向裝置及一個(gè)凸出部，和必要時(shí)部分圍繞層56、57的多晶硅區(qū)50或51。
圖5還展示了兩個(gè)上下疊放的位線BL和BBL，它們一部分水平延伸接著垂直拐彎，一部分直接垂直豎立用作連接柱10-13。
下面說明采用多級(jí)方法實(shí)現(xiàn)的連接接點(diǎn)和位線的結(jié)構(gòu)，它由不同的金屬化平面沉積而成。首先我們看三個(gè)金屬化平面80,81和82，它們每個(gè)水平延伸，所用的材料例如是鎢，所述的位線也是由鎢制成，在非金屬區(qū)中，金屬化平面由絕緣材料例如氧化物制成，在三個(gè)主要金屬化平面之間是絕緣層，例如氧化層。為了使連接接點(diǎn)與晶體管之間的連通得到保障，在這種絕緣層內(nèi)預(yù)先形成接觸孔，孔內(nèi)用金屬填充。如圖所示的，一個(gè)第一絕緣層用標(biāo)號(hào)83表示，一個(gè)第二絕緣層用標(biāo)號(hào)84表示，一個(gè)第三絕緣層用標(biāo)號(hào)85表示。
圖6是根據(jù)本發(fā)明實(shí)現(xiàn)的寫入/讀出電路的一個(gè)乘法器電路的可能的硅晶設(shè)計(jì)剖視圖，這里的兩個(gè)晶體管T7和T8具有一個(gè)共同的多晶硅柵極區(qū)65，其源/漏區(qū)66、67或68、69相互隔開。兩個(gè)位線BL和BBL通過晶體管引出，并且與晶體管T8的觸點(diǎn)31和32或晶體管T7的觸點(diǎn)34和35的源/漏區(qū)相連接。兩個(gè)位線是中斷的，其中位線BL通過晶體管T7中斷，而位線BBL通過晶體管T8中斷，如果晶體管通過信號(hào)線36和觸點(diǎn)30/33沒有被MUX信號(hào)激活，則在晶體管T7的接點(diǎn)34和35之間或者在晶體管T8的接點(diǎn)31和32之間沒有電流流過，于是位線均是中斷的。
圖7是圖6所示乘法器子電路內(nèi)垂直晶體管視圖的沿剖線Ⅶ的剖視圖。從此圖仍然可以清楚看出晶體管的垂直結(jié)構(gòu)，在一個(gè)基片70附近，形成一個(gè)凸出部70a，在凸出部的上面包括一個(gè)反型摻雜的層67和一個(gè)緊靠凸出部70a的反型摻雜層69。多晶硅區(qū)65由基片70通過一個(gè)(圖中未示出)的氧化層分隔開。
圖8是圖6所示乘法器子電路內(nèi)位線組和兩個(gè)垂直晶體管疊放視圖的沿剖線Ⅷa和Ⅷb的剖視圖；接點(diǎn)34從位線BL直接伸到下面的晶體管T7的n摻雜區(qū)66，位線BL在這個(gè)接點(diǎn)后面中斷。在圖8b中，展示了位線BL的另一接點(diǎn)35，它由晶體管T7的另一n摻雜區(qū)引到再次連接的位線BL上。圖8c和8d展示了關(guān)于位線BBL和接點(diǎn)31和32的類似的情況，這里特別要說明的是，根據(jù)閑置可用的金屬化表面(右面)的數(shù)量和穿過絕緣層的接觸孔的數(shù)量，接點(diǎn)的可能的設(shè)計(jì)方案。
圖9是本發(fā)明的預(yù)充電/均衡子電路的一個(gè)推薦實(shí)施例；如圖所示，所有的三個(gè)晶體管T9、T10和T11通過一個(gè)共同的多晶硅區(qū)71相互連接，并且通過接點(diǎn)45與信號(hào)EQ的傳輸導(dǎo)線49相連接。晶體管T9和T10還包括一個(gè)共有的源/漏區(qū)74，它通過接點(diǎn)44與信號(hào)VBLQ的傳輸導(dǎo)線48相連接。所述的經(jīng)過電路傳輸?shù)奈痪€BL和BBL向下分開敷設(shè)，位線BL通過接點(diǎn)42與晶體管T9的第二源/漏區(qū)72相連接，而位線BBL通過接點(diǎn)40與晶體管T10的第二源/漏區(qū)73相連接，位線BL接著通過接點(diǎn)43與晶體管T11的一個(gè)源/漏區(qū)75相連接，而位線BBL通過接點(diǎn)41與晶體管T11的另一個(gè)源/漏區(qū)76相連接。
圖10是圖9所示的預(yù)充電/均衡子電路的晶體管的沿剖線X的剖視圖。如圖所示，這里晶體管是成對形成的，其寬度與在其他實(shí)施例中的相同。如前所述，由于采用三個(gè)晶體管串聯(lián)構(gòu)成的晶體管裝置的實(shí)現(xiàn)非常具有實(shí)用價(jià)值，其中每個(gè)晶體管可以使用整個(gè)網(wǎng)格寬度(例如4F)，因此能夠在已有實(shí)施例的基礎(chǔ)上進(jìn)行擴(kuò)展和變換，例如兩個(gè)位線無需與接點(diǎn)的交錯(cuò)就能實(shí)現(xiàn)與本發(fā)明的垂直晶體管的上源/漏區(qū)相連接，晶體管的基片77內(nèi)形成一個(gè)凸出部77a。
在前面所述的附圖中，各繪出兩個(gè)網(wǎng)格以及兩個(gè)位線對，為了清楚起見，在DRAM存儲(chǔ)器內(nèi)安置有多個(gè)相互鄰接的位線，其中第二裝置的結(jié)構(gòu)與第一裝置的結(jié)構(gòu)完全相同，通過采用如圖所示的本發(fā)明的兩個(gè)寫入/讀出電路，實(shí)際上由所有的寫入/讀出電路具有的確定的信號(hào)線路或確定的晶體管器件(例如圖2中的多晶硅區(qū)54、55或源/漏區(qū)59、63)都可以集成在一個(gè)DRAM存儲(chǔ)器的某一共用區(qū)域中，實(shí)現(xiàn)總和使用效果。
為了使現(xiàn)代DRAM存儲(chǔ)器能夠具有更窄的網(wǎng)格，本發(fā)明采用垂直晶體管布置方案，下面是本發(fā)明的垂直晶體管的優(yōu)良的技術(shù)特性-垂直晶體管僅需要占據(jù)極少的平面；-其溝道長度的選擇與所使用的光刻技術(shù)無關(guān)；-用于一個(gè)裝置的所有的寫入/讀出放大器可以采用統(tǒng)一的信號(hào)，例如SAN、SAP或VBLEQ，這稱為沒有隔離，即在一個(gè)平面上形成一個(gè)共同的源/漏區(qū)。
與常規(guī)的存儲(chǔ)器相比較，本發(fā)明能夠?qū)崿F(xiàn)單元網(wǎng)格的最小結(jié)構(gòu)尺寸F，在周邊部分，以及在寫入/讀出放大器的區(qū)域內(nèi)，只需占據(jù)大約1.5-2F的結(jié)構(gòu)尺寸。由于采用垂直晶體管能夠?qū)崿F(xiàn)高的周期性，目前能夠?qū)崿F(xiàn)寫入/讀出電路的最小光刻尺寸F。
在已有的DRAM陣列式存儲(chǔ)器區(qū)域內(nèi)采用本發(fā)明的寫入/讀出放大器，插入安置垂直晶體管的存儲(chǔ)器單元設(shè)計(jì)的制造，能夠僅需很小的工藝和技術(shù)投入開銷，可以根據(jù)存儲(chǔ)器單元網(wǎng)格寬度，簡單制成垂直的結(jié)構(gòu)，例如分離轉(zhuǎn)換和多重-分隔-字線等。
采用垂直結(jié)構(gòu)，在一個(gè)4F網(wǎng)格旁邊，沿著本發(fā)明的寫入/讀出放大器的長度方向，可以形成一個(gè)總平面布局。于是，可以采用如上所述的環(huán)形的或外包層的垂直結(jié)構(gòu)晶體管的實(shí)施例，其溝道寬度根據(jù)至少雙倍的源/漏區(qū)的幾何寬度而被放大。
下面將簡單說明如何制造本發(fā)明的寫入/讀出電路的方法。
首先在底部的基片上預(yù)先進(jìn)行對應(yīng)的號(hào)料的n摻雜或p摻雜處理，接著實(shí)行光刻工藝，并且通過腐蝕蝕刻工藝在每個(gè)垂直晶體管的凸出部之間形成凹槽或溝，然后，在新形成的表面上通過移植法進(jìn)行摻雜。在下一步，對垂直晶體管的柵極區(qū)進(jìn)行氧化，從而形成一個(gè)氧化層。接著，沉積形成一個(gè)多晶硅層，它覆蓋整個(gè)已形成的結(jié)構(gòu)，之后，進(jìn)行光刻，由此能夠確定預(yù)定的控制連接區(qū)(例如圖5中向后伸出部分清楚展示的，和例如如圖2所示的剖面線部分)的外輪廓，然后進(jìn)行各向異性干腐蝕，形成如圖所示的多晶硅區(qū)，在多晶硅區(qū)上一般具有分隔件，構(gòu)成位于基片上的垂直晶體管的凸出部，由此形成的豎立結(jié)構(gòu)如圖3所示。
為了將不同的電子器件隔離開，垂直晶體管用氧化物填充所有已經(jīng)形成的溝槽，然后在經(jīng)過必要的平面化工藝處理之后，例如采用CMP方法，可以在形成的平坦表面上進(jìn)一步采用光刻工藝加工，借助于光刻處理，形成接觸孔83，這些接觸孔內(nèi)用金屬例如鎢來填充，所述的鎢是由氟化鎢離析獲得的。
下一步驟是通過化學(xué)-機(jī)械拋光的平面工藝加工，分離出第一金屬化平面80，之后采用光刻法和腐蝕步驟的處理獲得所需的導(dǎo)線條結(jié)構(gòu)，接著以同樣的方式和方法將新的接觸孔/氧化層和金屬化平面疊加形成在上述已經(jīng)形成的第一部分上。
所述的金屬化平面也可以引向反向的方向，這里不是先分離出金屬化平面，而是氧化層。必要時(shí)，采用兩級(jí)法，即通過光刻處理和腐蝕法進(jìn)行處理，使導(dǎo)線條和接觸孔結(jié)構(gòu)浸在氧化物中，然后用適當(dāng)?shù)慕饘俨牧蠈⒔佑|孔和導(dǎo)線條產(chǎn)生的溝槽填充，這里可以使用一種大馬式鋼生產(chǎn)法。
與常規(guī)的制造和形成寫入/讀出電路需要必要的多個(gè)附加步驟相比，制造垂直晶體管和在晶體管上制備金屬平面的復(fù)雜結(jié)構(gòu)要求較高的開銷，然而這是人們贏得微型化程度的提高所必須支出的。
權(quán)利要求
1.一種集成化的寫入/讀出電路，用于運(yùn)算DRAM存儲(chǔ)器中的至少一個(gè)位線(BL,BBL)，其特征在于，在所述的寫入/讀出電路中至少有一個(gè)所使用的晶體管是垂直晶體管。
2.根據(jù)權(quán)利要求1的寫入/讀出電路，其特征在于，它具有至少兩個(gè)晶體管對(T1/T2,T4/T5)，每個(gè)晶體管對由同樣溝道類型的用于運(yùn)算的晶體管構(gòu)成，并且所述寫入/讀出電路中使用的晶體管對(T1/T2,T4/T5)是垂直晶體管(T1,T2,T4,T5)。
3.根據(jù)權(quán)利要求2的寫入/讀出電路，其特征在于，每個(gè)晶體管對(T1/T2,T4/T5)的所述垂直晶體管具有一個(gè)共用的源/漏區(qū)(63)。
4.根據(jù)權(quán)利要求2或3的寫入/讀出電路，其特征在于，由晶體管構(gòu)成的用于與電壓(VDD,GND)接通的晶體管對(T1/T2,T4/T5)是垂直晶體管(T3,T6)。
5.根據(jù)權(quán)利要求4的寫入/讀出電路，其特征在于，每個(gè)晶體管對(T1/T2,T4/T5)的垂直晶體管(T1,T2,T4,T5)和用于與電壓(VDD,GND)接通的垂直晶體管(T3,T6)具有一個(gè)共用的源/漏區(qū)(63)。
6.根據(jù)權(quán)利要求5的寫入/讀出電路，其特征在于，垂直晶體管(T1,T2,T4,T5,T3,T6)的共用的源/漏區(qū)(63)通過一個(gè)SET導(dǎo)線(17,27)與一個(gè)電壓源(VDD,GND)相連接。
7.根據(jù)權(quán)利要求2-6中任一個(gè)的寫入/讀出電路，其特征在于，晶體管對(T1/T2,T4/T5)的垂直晶體管(T1,T2,T4,T5)在朝向至少一個(gè)位線(BL,BBL)的橫向方向上具有一個(gè)與網(wǎng)格寬度大致相等的寬度。
8.根據(jù)權(quán)利要求1-7中任一個(gè)的寫入/讀出電路，其特征在于，還包括一個(gè)乘法器電路(A)，與至少一個(gè)位線(BL,BBL)相連接，在所述乘法器電路(A)中使用的晶體管是垂直晶體管(T7,T8)。
9.根據(jù)權(quán)利要求8的寫入/讀出電路，其特征在于，所述乘法器電路(A)的垂直晶體管(T7,T8)的至少一部分具有一個(gè)共用的多晶硅柵極區(qū)(65)。
10.根據(jù)權(quán)利要求9的寫入/讀出電路，其特征在于，垂直晶體管(T7,T8)的共用的多晶硅柵極區(qū)(65)與一個(gè)乘法器信號(hào)源(MUX)相連接。
11.根據(jù)權(quán)利要求1-10中任一個(gè)的寫入/讀出電路，其特征在于，還具有一個(gè)預(yù)充電/均衡子電路(C)，在所述預(yù)充電/均衡子電路(C)中使用的晶體管是垂直晶體管(T9,T10,T11)。
12.根據(jù)權(quán)利要求11的寫入/讀出電路，其特征在于，所述預(yù)充電/均衡子電路(C)的垂直晶體管(T9,T10,T11)的至少一部分具有一個(gè)共用的多晶硅柵極區(qū)(71)。
13.根據(jù)權(quán)利要求12的寫入/讀出電路，其特征在于，垂直晶體管的共用的多晶硅柵極區(qū)(71)與一個(gè)均衡器的信號(hào)源(EQ)相連接。
14.根據(jù)權(quán)利要求11-13中任一個(gè)的寫入/讀出電路，其特征在于，所述預(yù)充電/均衡子電路(C)相應(yīng)于至少一個(gè)位線具有一個(gè)晶體管(T9,T10)，它的源/漏區(qū)與一個(gè)電壓源(VBLEQ)相連接，并且這個(gè)源/漏區(qū)構(gòu)成一個(gè)共用的源/漏區(qū)(74)。
15.根據(jù)權(quán)利要求1-14中任一個(gè)的寫入/讀出電路，其特征在于，所述垂直晶體管的基片材料上形成有一個(gè)凸出部(64a,70,77)，用作溝道區(qū)，一個(gè)在所述凸出部(64a)上形成的層(56,57,58,60,61,62,66,67,72,73)的材料經(jīng)過在基片上反型摻雜處理，用作第一源/漏區(qū)，一個(gè)在基片上緊靠所述凸出部(64a,70,77)處形成的層(59,63,69,74,76)的材料經(jīng)過在基片上反型摻雜處理，用作第二源/漏區(qū)，還包括一個(gè)在凸出部(64a,70,77)的側(cè)壁上和在從凸出部(64a,70,77)的側(cè)壁到第二源/漏區(qū)的過渡的多晶硅區(qū)(50,52,54,65,71)。
16.根據(jù)權(quán)利要求15的寫入/讀出電路，其特征在于，晶體管對(T1/T2,T4/T5)的晶體管上的凸出部(64a,70,77)的寬度與一個(gè)位線的網(wǎng)格寬度相匹配。
17.根據(jù)權(quán)利要求15或16的寫入/讀出電路，其特征在于，所述晶體管上的凸出部(64a,70,77)的寬度與一個(gè)位線的網(wǎng)格寬度相匹配。
18.根據(jù)權(quán)利要求1-17中任一個(gè)的寫入/讀出電路，其特征在于，所述寫入/讀出電路與兩個(gè)位線(BL,BBL)相連接。
19.根據(jù)權(quán)利要求18的寫入/讀出電路，其特征在于，所述兩個(gè)位線(BL,BBL)在寫入/讀出電路之上，并且所述DRAM存儲(chǔ)器的主平面是上下疊放的。
20.根據(jù)權(quán)利要求1-19中任一個(gè)的寫入/讀出電路，其特征在于，所述位線與垂直晶體管通過基本上是豎立的導(dǎo)線(10,11,12,13,20,21,22,23,31,32,34,35,40,41,42,43)相連接。
21.垂直晶體管用于一個(gè)集成的DRAM存儲(chǔ)器的所述寫入/讀出電路中。
全文摘要
隨著DRAM存儲(chǔ)器的微型化發(fā)展,要求寫入/讀出放大器所占據(jù)的空間越來越小,其寬度由4位線網(wǎng)格寬度到兩個(gè)位線網(wǎng)格寬度。常規(guī)的已有寫入/讀出放大器還可以減小,但可支配空間不能實(shí)現(xiàn)中斷。因此至今仍然沒有成功地將寫入/讀出放大器按新式DRAM存儲(chǔ)器單元所需的間隔一個(gè)挨一個(gè)布置。根據(jù)本發(fā)明的原理和教導(dǎo),將寫入/讀出放大器中使用的常規(guī)晶體管中的至少一部分更換為垂直晶體管,其上不同摻雜區(qū)域上下疊放布置,采用垂直晶體管顯然比使用常規(guī)的晶體管節(jié)約空間,使一個(gè)寫入/讀出放大器在網(wǎng)格中的布置能夠保障具有盡可能小的網(wǎng)格寬度。
文檔編號(hào)G11C11/4091GK1311532SQ0111629
公開日2001年9月5日 申請日期2001年2月28日 優(yōu)先權(quán)日2000年2月28日
發(fā)明者A·弗雷, W·維貝爾, T·施勒澤爾 申請人:因芬尼昂技術(shù)股份公司