專利名稱：一種芯片內(nèi)建電可擦除存儲器的測試模塊及其測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種測試模塊及其測試方法，尤其是一種用于集成電路設(shè)計及集成電路測試中的芯片內(nèi)建電可擦除存儲器的測試模塊及其測試方法。
背景技術(shù)：
目前，內(nèi)嵌式電可擦除存儲器(Embedded Electrical ErasableProgrammable ROM，Embedded EEPROM)作為非揮發(fā)性存儲器(Non-volatileMemory，NVM)的一類被廣泛應(yīng)用在許多智能卡類等的需存儲器的ASIC產(chǎn)品中，其特點為數(shù)據(jù)可更新及不須外部的電源便可長期保存。隨著專用集成電路(Application Specific Integrated Circuit，ASIC)對EEPROM容量的不斷增加，芯片的測試成本也在不斷增長，特別是在利用串行手段作為與外部系統(tǒng)進行通訊的ASIC測試成本中，對EEPROM的測試成本的比重日益提高。
以往，對內(nèi)嵌式EEPROM的測試方式為通過ASIC與外部的輸入端口，利用自動測試設(shè)備(Automation Test Equipment，ATE)將預(yù)先準備好的測試向量，施加到被測EEPROM模塊上，再將其響應(yīng)向量通過ASIC的輸出端口，交由ATE設(shè)備與期待值相比較來判斷被測模塊的好壞。
由于ASIC測試所需大量的測試激勵和響應(yīng)向量是通過ASIC的I/O端口，由ATE設(shè)備在ASIC外部來判斷的，其測試性能受到了諸如測試設(shè)備(ATE)、被測ASIC的接口方式、I/O端口的性能等方面的制約，致使含EEPROM的ASIC的測試成本相對過高。

發(fā)明內(nèi)容
如何提供一種能完善的測試向量并保證測試品質(zhì)的測試模塊及其測試方法，其可以降低測試成本保證產(chǎn)品有足夠的價格競爭力是本發(fā)明的一發(fā)明目的。
另外，如何解決含內(nèi)嵌式EEPROM模塊的集成電路測試時間過長，測試成本過大，縮短測試周期，提供一種利用上述測試模塊而使用的測試方法，是本發(fā)明的另一發(fā)明目的。
本發(fā)明的上述目的是通過下述技術(shù)方案實現(xiàn)的提供了一種芯片內(nèi)建電可擦除存儲器的測試模塊，該測試模塊是利用內(nèi)嵌式測試向量發(fā)生及響應(yīng)比較方法，對含內(nèi)嵌式模塊的專用集成電路進行高效率測試。該測試模塊是由一芯片內(nèi)建測試(BIST)模塊和一端與該模塊相連接的輸入/輸出端口2，另一端連接被測內(nèi)嵌式EEPROM模塊，在內(nèi)嵌式EEPROM模塊端口分別連接有輸入、輸出的外圍電路3、4，BIST模塊1與被測EEPROM模塊5間連接有一塊MUX模塊6。
本發(fā)明的一種芯片內(nèi)建電可擦除存儲器的測試模塊的第一優(yōu)選方案為所述MUX模塊6可是一多通道“二選一”模塊。
本發(fā)明的一種芯片內(nèi)建電可擦除存儲器的測試模塊的第二優(yōu)選方案為所述內(nèi)嵌式模塊為內(nèi)嵌式不揮發(fā)性存儲器模塊。
本發(fā)明還提供了一種芯片內(nèi)建電可擦除存儲器的測試模塊的測試方法，其是通過芯片內(nèi)建測試模塊，為被測EEPROM模塊提供測試激勵向量，并將被測EEPROM模塊的響應(yīng)向量與期待向量比較，向外部提供一組判斷信號，其向量的產(chǎn)生、施加、響應(yīng)判斷完成于集成電路系統(tǒng)內(nèi)。
本發(fā)明的一種芯片內(nèi)建電可擦除存儲器的測試模塊的測試方法的第一優(yōu)選方案為所述的測試激勵向量為EEPROM全存儲單元的擦除、全存儲單元的寫“1”、全存儲單元的棋盤格式寫入模式、地址譯碼器的驗證模式，以及對全存儲單元的讀操作模式。
本發(fā)明的一種芯片內(nèi)建電可擦除存儲器的測試模塊的測試方法的第二優(yōu)選方案為所述的響應(yīng)向量是EEPROM模塊在BIST模塊所產(chǎn)生的對其激勵的向量的作用下，EEPROM模塊的輸出向量本發(fā)明的一種芯片內(nèi)建電可擦除存儲器的測試模塊的測試方法的第三優(yōu)選方案為所述的測試激勵向量為EEPROM全存儲單元的擦除、全存儲單元的寫“1”、全存儲單元的棋盤格式寫入模式、地址譯碼器的驗證模式，以及對全存儲單元的讀操作模式。并且所述的讀操作模式測試流程包括，采用全芯片擦寫模式(“OOH”)及其校驗、全芯片“FFH”寫入及其校驗、全芯片棋盤陣列模式寫入及其校驗；包括用于地址解碼器驗證的物理存儲單元對角線的寫“FFH”及校驗；以及包括使用外部高壓供給和內(nèi)部高壓產(chǎn)生模式的擦寫電平的供給模式。
本發(fā)明人為了達到上述發(fā)明目的，所采用的技術(shù)方案是提供了一種能高速、簡潔的含內(nèi)嵌式EEPROM模塊ASIC測試的設(shè)計方案，其包括通過設(shè)計一種芯片內(nèi)建測試(Built-in Self Test，BIST)模塊，為被測EEPROM模塊提供測試激勵向量，并將被測EEPROM模塊響應(yīng)向量與期待向量比較，向外部提供一組判斷信號，來鑒別被測EEPROM模塊的良否(參見附圖1)。所述“測試激勵向量”為EEPROM全存儲單元的擦除，全存儲單元的寫“1”，全存儲單元的棋盤格子(checker55AAH及AA55H)寫入模式，地址譯碼器的驗證模式，以及對全存儲單元的讀操作模式(參見附圖2，本例圖是以被測模塊為64*64的4k byte EEPROM的模塊來說明。其他矩陣形式構(gòu)成的模塊可類推。)；所述“響應(yīng)向量”的期待值為BIST模塊所產(chǎn)生的EEPROM模塊的正常響應(yīng)向量。
本發(fā)明人還提供了測試方案，包括1.芯片進入自測模式時，可利用較高的動作時鐘進行測試。提高測試效率，即在較短的時間內(nèi)完成對內(nèi)嵌EEPROM內(nèi)核的測試。
2.完成測試后，及時在系統(tǒng)上反饋出測試結(jié)果。
與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果利用本發(fā)明的芯片內(nèi)建電可擦除存儲器的測試模塊可以節(jié)約測試時間、降低測試成本，特別是對地址及數(shù)據(jù)利用串行通訊方式而設(shè)計的集成電路(如智能IC卡類的銀行卡、交通卡、社保卡、身份證；無線通訊用SIM卡，UIM卡等)由于測試向量的產(chǎn)生及比較都是在芯片內(nèi)部完成的，再加上簡潔的算法，通過較高速的內(nèi)部時鐘控制，根據(jù)測試對象(如，EEPROM內(nèi)核的容量)不同，測試時間可以得到明顯的縮短。如含64KByte EEPROM內(nèi)嵌式模塊的上述芯片可將測試時間降低到原先的1/3以內(nèi)。
由于測試過程(向量的產(chǎn)生、施加、響應(yīng)的判斷等)主要是在ASIC內(nèi)部完成的，測試速率可以在一個較高的頻率下進行，大大降低了諸如ATE、被測ASIC的接口方式、I/O端口性能的不佳等因素帶來的對測試效率的影響，提高了測試效率。


圖1是內(nèi)含本發(fā)明的模塊及內(nèi)嵌式EEPROM模塊的專用集成電路(ASIC)示意圖；圖2是BIST模式時的測試流程圖；其中，1為BIST模塊(BIST Macro)；2為外圍電路(User Logic)(BIST I/O)；3為外圍電路(User Logic)(EEPROM模塊輸入(EEPROM Macro Inputs))；4為外圍電路(User Logic)(EEPROM模塊輸出(EEPROM MacroOutputs))；5為內(nèi)嵌式EEPROM模塊(EEPROM Macro)(DUT)；6為MUX模塊。
具體實施例方式
下面結(jié)合附圖和實施例對本發(fā)明作進一步描述。
以一個含EEPROM模塊邏輯電路為例，說明其利用本方法的實現(xiàn)過程及測試過程。(本方案的實現(xiàn)方式不僅限于此)(1)充分了解所需測試對象(EEPROM硬核)，所提供的輸入和輸出端口的類型和可控的功能。通常IP供應(yīng)商所提供的EEPROM硬核，包含了諸如全芯片的擦寫、單字節(jié)的擦寫讀、奇偶行的擦寫機能。外部高壓、內(nèi)部高壓(擦寫EEPROM存儲單元需要的相對模塊正常工作的電源電壓)的使用環(huán)境和條件等。特別是，各個功能對時序的要求。
(2)BIST模塊的生成可利用HDL(Hardware Description Language，如VHDL、Verilog等)硬件描述語言工具，構(gòu)成一個獨立的子模塊，包含，包括附圖2內(nèi)容的測試模式(附圖2中，64為4k bytes EEPROM模塊內(nèi)的存儲單元的矩陣構(gòu)成形式64*64，本例圖是以被測模塊為64*64的4k byteEEPROM的模塊來說明，其他矩陣形式構(gòu)成的模塊可類推)。即其測試內(nèi)容包含全芯片擦寫模式、全芯片“00H”校驗、全芯片“FFH”寫入模式、全芯片“FFH”校驗、全芯片棋盤陣列模式寫入模式、全芯片棋盤陣列模式校驗、使用外部高壓模式。其中相應(yīng)測試項目的順序并非固定。
(3)與先前已完成的用戶邏輯部(如，SIM卡的基本電路)及BIST模塊進行編譯(可獨立或混合編譯)、驗證仿真等操作，來完成邏輯電路的前端設(shè)計。
(4)后端設(shè)計為完成步驟(3)后，利用邏輯單元的物理綜合庫和相應(yīng)的自動布局布線工具(如，SE等)，將用戶邏輯和本BIST模塊實現(xiàn)物理布局。
(5)將步驟(4)后的版圖與IP供應(yīng)商提供的EEPROM物理模塊，合并在一起，形成一個完整的含對EEPROM模塊自測功能的應(yīng)用產(chǎn)品。
(6)對制造出來的產(chǎn)品(芯片)，可利用邏輯測試儀(ATE)或芯片使用環(huán)境等，設(shè)置相應(yīng)的激勵條件讓BIST模塊去診斷芯片內(nèi)EEPROM模塊，并通過設(shè)置的輸出端口來判斷其性能。
權(quán)利要求
1.一種芯片內(nèi)建電可擦除存儲器的測試模塊，其特征在于所述測試模塊是由一芯片內(nèi)建測試(BIST)模塊和一端與該模塊相連接的輸入/輸出端口(2)，另一端連接被測內(nèi)嵌式EEPROM模塊，在內(nèi)嵌式EEPROM模塊端口分別連接有輸入、輸出的外圍電路(3)、(4)，BIST模塊(1)與被測EEPROM模塊(5)間連接有一塊MUX模塊(6)。
2.如權(quán)利要求1中所述的一種芯片內(nèi)建電可擦除存儲器的測試模塊，其特征在于所述MUX模塊(6)可是一多通道“二選一”模塊。
3.如權(quán)利要求1所述的一種芯片內(nèi)建電可擦除存儲器的測試模塊，其特征在于所述內(nèi)嵌式模塊為內(nèi)嵌式不揮發(fā)性存儲器模塊。
4.一種芯片內(nèi)建電可擦除存儲器的測試模塊的測試方法，其特征在于是通過芯片內(nèi)建測試模塊，為被測EEPROM模塊提供測試激勵向量，并將被測EEPROM模塊的響應(yīng)向量與期待向量比較，向外部提供一組判斷信號，其向量的產(chǎn)生、施加、響應(yīng)判斷完成于集成電路系統(tǒng)內(nèi)。
5.如權(quán)利要求4中所述的一種芯片內(nèi)建電可擦除存儲器的測試模塊的測試方法，其特征在于所述的測試激勵向量為EEPROM全存儲單元的擦除、全存儲單元的寫“1”、全存儲單元的棋盤格式寫入模式、地址譯碼器的驗證模式，以及對全存儲單元的讀操作模式。
6.如權(quán)利要求4中所述的一種芯片內(nèi)建電可擦除存儲器的測試模塊的測試方法，其特征在于所述的響應(yīng)向量是EEPROM模塊在BIST模塊所產(chǎn)生的對其激勵的向量的作用下，EEPROM模塊的輸出向量。
7.如權(quán)利要求5中所述的一種芯片內(nèi)建電可擦除存儲器的測試模塊的測試方法，其特征在于所述的讀操作模式測試流程包括，采用全芯片擦寫模式(“OOH”)及其校驗、全芯片“FFH”寫入及其校驗、全芯片棋盤陣列模式寫入及其校驗；包括用于地址解碼器驗證的物理存儲單元對角線的寫“FFH”及校驗；以及包括使用外部高壓供給和內(nèi)部高壓產(chǎn)生模式的擦寫電平的供給模式。
全文摘要
本發(fā)明公開了一種芯片內(nèi)建電可擦除存儲器的測試模塊，旨在提供一種內(nèi)嵌式的用于集成電路設(shè)計及集成電路測試中的內(nèi)建電可擦除存儲器的測試模塊。其中芯片內(nèi)建電測試模塊為被測EEPROM模塊提供測試激勵向量，并將測得的模塊響應(yīng)向量與期待向量比較，向外部提供判斷信號。其測試過程是ASIC內(nèi)部完成。因此，可提供完善的測試向量并保證測試品質(zhì)，又降低測試成本保證產(chǎn)品有足夠的價格競爭力。另外，還可以解決含內(nèi)嵌式EEPROM模塊的集成電路測試時間過長，測試成本過大的問題。
文檔編號G11C16/00GK1627516SQ200310109228
公開日2005年6月15日 申請日期2003年12月10日 優(yōu)先權(quán)日2003年12月10日
發(fā)明者?？Ｖ?申請人:上海華虹Nec電子有限公司